CN1104054C - 半导体存储器件及其制造方法 - Google Patents
半导体存储器件及其制造方法 Download PDFInfo
- Publication number
- CN1104054C CN1104054C CN97114679A CN97114679A CN1104054C CN 1104054 C CN1104054 C CN 1104054C CN 97114679 A CN97114679 A CN 97114679A CN 97114679 A CN97114679 A CN 97114679A CN 1104054 C CN1104054 C CN 1104054C
- Authority
- CN
- China
- Prior art keywords
- layer
- word line
- insulating barrier
- illusory
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 230000004888 barrier function Effects 0.000 claims description 58
- 230000002093 peripheral effect Effects 0.000 claims description 39
- 238000003860 storage Methods 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 26
- 238000009792 diffusion process Methods 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 239000004411 aluminium Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 4
- 230000001105 regulatory effect Effects 0.000 claims description 2
- 230000001413 cellular effect Effects 0.000 claims 4
- 239000010410 layer Substances 0.000 description 67
- 239000011229 interlayer Substances 0.000 description 11
- 208000005189 Embolism Diseases 0.000 description 6
- 150000004767 nitrides Chemical group 0.000 description 4
- 239000000203 mixture Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000007634 remodeling Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种适于降低单元区与外围电路区之间台阶覆盖的半导体存储器件及其制造方法；半导体存储器件有存储数据的单元阵列区和控制存储数据的输入和输出的外围电路区，该器件包括：形成于单元阵列区的字线和位线，用于连接单元阵列区中各单元；形成于邻近单元阵列区的外围电路区上的虚设图形层，用于降低单元阵列区和外围电路区之间的台阶覆盖。
Description
技术领域
本发明涉及一种半导体器件，特别涉及一种适用于降低单元部分和外围电路部分间的台阶覆盖的半导体存储器件及其制造方法。
背景技术
下面结合附图介绍常规半导体存储器件及其制造方法。
图1a-1m是展示制造半导体存储器件的常规方法的剖面图。
首先，在半导体衬底中形成N阱和P阱，如图1a所示。
第二，在已形成了N阱和P阱的衬底预定部分上形成隔离单元部分与外围电路部分的隔离层4及使各单元彼此隔离的器件隔离层3，如图1b所示。
随后，如图1c所示，对由器件隔离层3和隔离层4界定的有源区进行离子注入工艺，以便调节阈值电压。此时，根据所用的是NMOS晶体管或是PMOS晶体管确定所注入离子的种类。
接着，如图1d所示，在单元部分形成存储器件的字线。此时，在单元部分形成栅时，外围电路部分也形成栅。字线由衬底上栅绝缘层5、多晶栅6和覆盖氧化层7构成。
然后，如图1e所示，在除单元晶体管外的衬底上形成缓冲氧化层8，该层用于释放离子注入工艺期间衬底上受到的应力。用栅作掩模，离子注入轻掺杂离子，形成用作源和漏的杂质扩散区9。
然后，在栅两侧上形成侧壁氧化层10，如图1f所示。用侧壁氧化层10和栅作掩模，离子注入重掺杂离子，形成LDD结构的杂质扩散区。接着，在已形成单元晶体管的衬底整个表面上形成第一绝缘层11。之后，在第一绝缘层11上形成由硼磷硅玻璃(BPSG)构成的第二绝缘层。接着，选择地去除一个单元晶体管一侧的杂质扩散区上第一和第二绝缘层11和12，于是形成位线接触孔13。
之后，如图1g所示，淀积掺有N型杂质离子的多晶硅层14和硅化钨层15，完全掩埋位线接触孔13，然后选择地构图，形成位线。
之后，如图1h所示，在包括位线的整个表面上形成氧化物第三绝缘层16。接着，在第三绝缘层16上淀积氮化物第四绝缘层17。之后，在第四绝缘层17上形成BPSG第五绝缘层18。然后在第五绝缘层18上形成氧化物第六绝缘层19。局部去除单元晶体管另一侧的绝缘层19、18、17、16、12和11，形成存储节点接触孔20。之后，在每个存储节点接触孔20侧面上形成氮化物侧壁21。
接着，如图1i所示，形成圆柱形存储节点电极22，分别与由单元晶体管另一侧的存储节点接触孔20暴露出的杂质扩散区接触，然后湿法腐蚀除去第五和第六绝缘层18和19。然后在每个存储节点电极22的表面上形成高介质层23。
之后，如图1j所示，形成与已形成了高介质层23的存储节电极22相反的平板电极24。
然后，如图1k所示，在包括单元晶体管和电容的整个表面上形成氧化物第七绝缘层25，用于多层布线，然后在第七绝缘层25上形成铝和防表面反射层，之后进行选择腐蚀，形成下布线层26。此时，外围电路部分也形成晶体管和布线层。
接着，如图11所示，在包括下布线层26的整个表面上形成层间绝缘层27，然后在层间绝缘层27上涂敷旋涂玻璃(SOG)层28，然后深腐蚀，这样便改善了台阶覆盖特性。随后，在SOG层28上形成氧化物第八绝缘层29。然后，选择地去除第八绝缘层29、SOG层28和层间绝缘层27，暴露出外围电路区上的下布线层26，从而形成层间接触孔30。
随后，如图1m所示，在层间接触孔30中形成栓塞层31，用以改善布线性质。然后，形成由铝和防反射层制成的上布线层32，与栓塞31接触。
上述方法用于批量生产位线上有电容(COB)结构的存储器件，该存储器件用于DRAM器件。
由于追求高集成度和超微型化而造成金属布线短路，所以不合格器件频繁产生。特别是，短路的主要原因是由构成单元阵列的单元部分与构成外围电路的外围电路部分之间的台阶覆盖引起的金属布线短路，外围电路用于通过将信号提供给单元部分的字线和数据线来控制数据的输入和输出。因为单元部分形成存储数据的电容，所以形成的单元部分和外围电路部分有台阶覆盖。
常规半导体存储器件及其制造方法有以下问题。
首先，由于单元部分和外围电路部分间的台阶覆盖，金属布线频繁发生短路。相应地，单元部分的金属布线置于比外围电路部分的金属布线高的高度，因此，光刻工艺中无法准确地限定绝缘层(第八绝缘层29、SOG层28和层间绝缘层27)，所以经常发生短路。另外，层间接触孔的中间部分处暴露的SOG会被吸附到层间接触孔中，这样便侵蚀栓塞层。结果，上下布线层特性变劣。
发明内容
因此，本发明旨在提供一种半导体存储器件及其制造方法，基本上能解决由于现有技术的局限和缺点产生的问题。
本发明的目的是提供一种半导体存储器件，该器件适于降低多层布线结构中单元部分和外围电路部分间产生台阶覆盖。所述半导体存储器件包括：
在其上限定了单元阵列和外围电路区的半导体衬底；
形成于单元阵列上的多个字线；
在每个字线的两侧面处半导体衬底表面下形成的杂质扩散区；
形成于邻近单元阵列的外围电路区上的字线虚设图形层；
形成于包括字线和字线虚设图形的半导体衬底上的第一绝缘层，该层有杂质扩散区的接触孔；
为与第一绝缘层上字线一侧的杂质扩散区接触而形成的多个位线；
形成于字线虚设图形层上的第一绝缘层上的位线虚设图形；
形成于包括位线和位线虚设图形层的第一绝缘层上的第二绝缘层；
在第二绝缘层上且其一个电极与字线另一侧的杂质扩散区接触的电容；
形成于包括电容的第二绝缘层上的第三绝缘层；
形成于第三绝缘层上的多层金属布线。
本发明的其它特点和优点如说明书所述，部分可从说明书中显现，或可从实施本发明获知。特别是书面说明和权利要求书及附图中指出的结构将会实现和获得本发明的目的和优点。
为了实现这些和其它优点，根据本发明的目的，正如所概述和概括说明的那样，含有存储数据的单元阵列区和控制存储数据的输入输出的外围电路区的半导体存储器件包括：形成于单元阵列区的字线和位线，用于与单元阵列区的单元相连；形成于邻近单元阵列区的外围电路区上的虚设图形层，用于降低单元阵列区和外围电路区间的台阶覆盖。
应该明白，上述的概括说明和以下的详细说明皆是例证性和说明性的，旨在对所申请的发明作进一步地说明。
附图说明
结合以下说明及各附图，会容易理解本发明的这些和各种其它目的、特点及优点。各附图为：
图1a-1m是展示制造半导体存储器件的常规方法的剖面图；
图2a-2m是展示根据本发明优选实施例制造半导体存储器件的方法的剖面图。
具体实施方式
下面将参照各附图所示的实例详细说明本发明的优选实施例。
参见图2a-2m，它们提供了根据本发明优选实施例制造半导体存储器的方法的各顺序步骤。
首先，参见图2a，在半导体衬底中形成N阱41和P阱42。
参见图2b，在衬底预定部位形成隔离单元部分与外围电路部分的隔离层44，使单元间彼此隔离的器件隔离层43。
参见图2c，为了调节器件阈值电压，在由层43和44限定的有源区中进行离子注入工艺，此时，根据所用的是NMOS晶体管还是PMOS晶体管确定离子类型。
参见图2d，在单元部分形成存储器件的字线。这种情况下，还在外围电路部分形成构成外围电路的栅。字线由栅绝缘层45、多晶栅46和覆盖氧化层47构成。
参见图2e，在除单元晶体管外的半导体衬底上形成缓冲氧化层48，用于释放离子注入期间衬底上遭受的应力。用栅绝缘层45、多晶栅46和覆盖氧化层47作掩模，注入轻掺杂离子，形成用作源和漏的杂质扩散区49。
参见图2f，在栅45、46、47两侧面上形成侧壁氧化层50。用侧壁氧化层和栅45、46、47作掩模，进行重掺杂离子注入工艺，形成LDD结构的杂质扩散区。随后，在已形成了单元晶体管的衬底整个表面上形成第一绝缘层51。此时，构成外围电路的晶体管也在隔离单元部分与外围电路部分的器件隔离层44上形成。在形成单元晶体管时，在未构成单元晶体管的部位上同时形成晶体管虚设图形。由此，减少单元部分与外围电路部分间台阶覆盖的产生。
在第一绝缘层51上形成第二绝缘层52BPSG，然后选择地除去单元晶体管一侧杂质扩散区上第一和第二绝缘层51和52，于是形成位线接触孔53。
参见图2g，形成掺有N型杂质的多晶硅层54和硅化钨层55，完全掩埋位线接触孔53，然后选择地构图，形成位线。此时，单元部分和外围电路部分之间边界部分上的多晶硅层54和硅化钨层55留下来用作虚设图形，这样来防止产生台阶覆盖。
参见图2h，在包括位线的整个表面上形成氧化物第三绝缘层56，然后在第三绝缘层56上淀积氮化物第四绝缘57。接着，在第四绝缘层57上形成BPSG第五绝缘层58，此后再在该层上形成氧化物第六绝缘层59。此后，部分除去单元晶体管另一侧的杂质扩散区上的绝缘层59、58、57、56、52和51，从而形成存储节点接触孔60。随后，在存储节点接触孔60的侧面上形成氮化物侧壁61。
参见图2i，形成圆柱状存储节点电极62，与由存储节点接触孔60暴露出的杂质扩散区接触，然后湿法腐蚀除去第五和第六绝缘层。接着，在存储节点电极62的表面上形成高介质层63。
参见图2j，形成与其上已形成了高介质层63的存储节点62相反的平板电极64。
参见图2K，在整个表面上形成多层布线的氧化物第七绝缘层65。接着，在第七绝缘层65上形成铝和防表面反射层，然后进行选择性腐蚀，形成下层布线层66。此时，外围电路部分也形成了晶体管和布线层。
参见图21，在包括下层布线层66的整个表面上形成层间绝缘层67，然后在该层上形成SOG层68，并深腐蚀，这样来改善台阶覆盖特性。随后，在SOG层68上形成氧化物第八绝缘层69。之后，局部去除第八绝缘层69、SOG层68和层间绝缘层67，暴露出下层布线层66，从而形成层间接触孔70。
参见图2m，在层间接触孔70中形成栓塞层71，以改善布线层特性。接着，形成由铝层和防表面反射层构成的上层布线层72，与栓塞层71接触。为了减少单元部分和高度比单元部分低的外围电路部分之间台阶覆盖的产生，在边界部分形成虚设图形层。特别是，在形成单元部分的栅线和位线时，除留下单元部分和外围电路部分间边界部分上的部分作虚设线图形外，将其余部分全部除去，为的是有利于金属布线形成工艺。
半导体存储器件及其制造方法有以下优点。
首先，由于栅线和位线的虚设图形层留在单元部分和高度比单元部分低的外围电路部分之间边界部分的器件隔离层上，所以台阶覆盖的产生被制止。因而，即使单元部分形成COB结构电容，单元部分和外围电路部分间的台阶覆盖也是不显著的。所以在对单元部分和外围电路部分的金属布线构图时，可精确限定布线。
而且，由于SOG层不暴露于层间接触孔中，所以由于SOG层的吸收作用防止了栓塞层的腐蚀，从而防止了上下布线连接部分电特性的退化。
显然，对于本领域的所属技术人员来说，在不脱离本发明精神或范围的情况下，可以做出各种改型和变化。但是，本发明将覆盖这些会落入权利要求书及其延伸的范围内的改型和变化。
Claims (7)
1.一种半导体存储器件，该器件包括：
在其上限定了单元阵列和外围电路区的半导体衬底；
形成于单元阵列上的多个字线；
在每个字线的两侧面处半导体衬底表面下形成的杂质扩散区；
形成于邻近单元阵列的外围电路区上的字线虚设图形层；
形成于包括字线和字线虚设图形的半导体衬底上的第一绝缘层，该层有杂质扩散区的接触孔；
为与第一绝缘层上字线一侧的杂质扩散区接触而形成的多个位线；
形成于字线虚设图形层上的第一绝缘层上的位线虚设图形；
形成于包括位线和位线虚设图形层的第一绝缘层上的第二绝缘层；
在第二绝缘层上且其一个电极与字线另一侧的杂质扩散区接触的电容；
形成于包括电容的第二绝缘层上的第三绝缘层；
形成于第三绝缘层上的多层金属布线。
2.根据权利要求1的半导体存储器件，还包括使构成单元阵列区和外围电路区的单元彼此隔离、且隔离单元阵列区与外围电路区的器件隔离层。
3.根据权利要求2的半导体存储器件，其中，所述虚设图形层形成于隔离单元阵列区与外围电路区的器件隔离层上。
4.根据权利要求1的半导体存储器件，其中，所述虚设图形层由字线虚设图形层和位线虚设图形层构成，字线虚设图形层包括栅覆盖氧化层和于栅覆盖氧化层的两侧面上的侧壁氧化层，位线虚设图形层包括铝布线层和防表面反射层。
5.一种制造半导体存储器的方法，该方法包括下列步骤：
在半导体衬底上形成器件隔离层，用于使各单元彼此隔离和将单元区与外围电路区隔离；
在由器件隔离层限定的有源区上形成多个字线，并在单元区和外围电路区的边界形成一个或一个以上虚设字线；
在每个字线两侧形成杂质扩散区，并在整个表面上形成绝缘层；
选择地除去绝缘层，以暴露出栅线一侧的杂质扩散区，并在虚设字线上的绝缘层上形成一个或一个以上位线和多个与杂质扩散区接触的位线；
在包括位线和虚设位线的整个表面上形成绝缘层，暴露字线另一侧的杂质扩散区；
形成其一个电极与字线另一侧的杂质扩散区接触的电容；
形成在包括电容的绝缘层上形成的绝缘层；和
形成多层金属布线。
6.根据权利要求5的方法，其中，形成字线和虚设字线的工艺包括以下步骤：
在半导体衬底中进行离子注入工艺，以调节器件阈值电压，并形成栅绝缘层；
在栅绝缘层上形成多晶硅层；
在多晶硅层上形成覆盖氧化层，以在有源区上构成多个字线图形层，和在单元区与外围电路区的边界上构成一个或一个以上虚设字线图形层；
进行离子注入工艺以形成杂质扩散区，并在字线图形层和虚设字线图形层两侧面上形成侧壁氧化层。
7.根据权利要求5的方法，其中，形成位线和虚设位线的工艺包括以下步骤：
在字线一侧的包括暴露的杂质扩散区的整个表面上形成掺有杂质的多晶硅层；
在多晶硅层上淀积硅化钨层；
在有源区上形成多个位线图形层，并在单元区与外围电路区的边界上形成一个或一个以上位线图形层。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960079244A KR100223890B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 메모리 소자 및 그의 제조 방법 |
| KR79244/1996 | 1996-12-31 | ||
| KR79244/96 | 1996-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1187041A CN1187041A (zh) | 1998-07-08 |
| CN1104054C true CN1104054C (zh) | 2003-03-26 |
Family
ID=19493092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN97114679A Expired - Fee Related CN1104054C (zh) | 1996-12-31 | 1997-07-16 | 半导体存储器件及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5972747A (zh) |
| JP (1) | JPH10209401A (zh) |
| KR (1) | KR100223890B1 (zh) |
| CN (1) | CN1104054C (zh) |
| DE (1) | DE19740950B4 (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506101B1 (ko) * | 1996-11-14 | 2006-04-21 | 텍사스 인스트루먼츠 인코포레이티드 | 메모리 셀 어레이 제조방법 및 메모리 셀 어레이 |
| JP3097627B2 (ja) | 1997-11-05 | 2000-10-10 | 日本電気株式会社 | 半導体記憶装置 |
| JP2000114481A (ja) * | 1998-10-05 | 2000-04-21 | Nec Corp | 半導体記憶装置の製造方法 |
| JP3219146B2 (ja) * | 1998-10-13 | 2001-10-15 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US6348709B1 (en) * | 1999-03-15 | 2002-02-19 | Micron Technology, Inc. | Electrical contact for high dielectric constant capacitors and method for fabricating the same |
| KR100408411B1 (ko) * | 2001-06-01 | 2003-12-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US6858904B2 (en) | 2001-08-30 | 2005-02-22 | Micron Technology, Inc. | High aspect ratio contact structure with reduced silicon consumption |
| US20030042614A1 (en) * | 2001-08-30 | 2003-03-06 | Ammar Deraa | Metal silicide adhesion layer for contact structures |
| DE10229065A1 (de) * | 2002-06-28 | 2004-01-29 | Infineon Technologies Ag | Verfahren zur Herstellung eines NROM-Speicherzellenfeldes |
| US7364997B2 (en) * | 2005-07-07 | 2008-04-29 | Micron Technology, Inc. | Methods of forming integrated circuitry and methods of forming local interconnects |
| CN104183629B (zh) * | 2013-05-28 | 2017-07-11 | 台湾积体电路制造股份有限公司 | 半导体布置及其形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890003372B1 (ko) * | 1986-11-24 | 1989-09-19 | 삼성전자 주식회사 | 다이나믹 랜덤 액세스 메모리 어레이 |
| JPH052956A (ja) * | 1990-08-03 | 1993-01-08 | Hitachi Ltd | 真空遮断器 |
| JP2990870B2 (ja) * | 1991-07-18 | 1999-12-13 | 松下電器産業株式会社 | 半導体集積回路装置及びその製造方法 |
| JP2827675B2 (ja) * | 1992-03-26 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP2786071B2 (ja) * | 1993-02-17 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-12-31 KR KR1019960079244A patent/KR100223890B1/ko not_active IP Right Cessation
-
1997
- 1997-07-16 CN CN97114679A patent/CN1104054C/zh not_active Expired - Fee Related
- 1997-09-16 US US08/931,449 patent/US5972747A/en not_active Expired - Lifetime
- 1997-09-17 DE DE19740950A patent/DE19740950B4/de not_active Expired - Fee Related
- 1997-12-24 JP JP9354525A patent/JPH10209401A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980059898A (ko) | 1998-10-07 |
| KR100223890B1 (ko) | 1999-10-15 |
| DE19740950B4 (de) | 2007-12-06 |
| CN1187041A (zh) | 1998-07-08 |
| DE19740950A1 (de) | 1998-07-02 |
| US5972747A (en) | 1999-10-26 |
| JPH10209401A (ja) | 1998-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1265466C (zh) | 纵向晶体管、存储装置以及用于制造纵向晶体管的方法 | |
| CN1035141C (zh) | 半导体存储器的制造方法 | |
| CN1103123C (zh) | 引入堆叠箱式电容单元的数兆位动态存储器的劈开－多晶硅cmos工艺 | |
| JP5629872B2 (ja) | Ｓｏｉ型トランジスタ | |
| CN1097307C (zh) | 半导体器件的制造方法 | |
| US7488664B2 (en) | Capacitor structure for two-transistor DRAM memory cell and method of forming same | |
| CN1518100A (zh) | 半导体器件及其制造方法 | |
| CN1104054C (zh) | 半导体存储器件及其制造方法 | |
| CN1140927C (zh) | 存储单元的制法 | |
| CN1097311C (zh) | 半导体装置的制造方法和半导体装置 | |
| CN101075576A (zh) | 用于制造半导体器件的方法 | |
| CN1229861C (zh) | 在高低拓朴区域上形成布线层的方法和集成电路 | |
| CN101064283A (zh) | 半导体器件的制造方法 | |
| CN1309041C (zh) | 内存组件的位线与位线接触窗的制造方法 | |
| CN1499637A (zh) | 非易失半导体存储装置 | |
| CN1267986C (zh) | 平面单元存储元件的硅化物膜制造方法 | |
| CN1286178C (zh) | 存储器件的结构及其制造方法 | |
| CN1614763A (zh) | 制造半导体器件的方法 | |
| CN1206730C (zh) | 具有埋置的导电条的半导体结构,以及产生与埋置的导电条电接触的方法 | |
| CN1202569C (zh) | 在铜镶嵌制程中形成金属－绝缘－金属型(mim)电容器的方法 | |
| CN1236974A (zh) | 用两个腐蚀图形制造半导体存储器件的方法 | |
| CN1324710C (zh) | 埋入式位线的结构及其制造方法 | |
| CN1213160A (zh) | 在半导体器件中形成不会短路的小型接触孔的工艺 | |
| CN1788343A (zh) | 位线结构及其制造方法 | |
| CN1279609C (zh) | 存储器元件的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20030326 Termination date: 20130716 |