CN1614763A - 制造半导体器件的方法 - Google Patents

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Abstract

本发明揭示一种制造半导体器件的方法，包括：提供其上形成单元串及其中形成多个导电区的半导体衬底；在半导体衬底上形成第一层间绝缘薄膜及第一蚀刻阻挡薄膜；通过曝露形成于半导体衬底内的多个导电区形成多个接触孔；将金属材料填充到接触孔内并形成多个接触插塞；在所得结构上形成第二层间绝缘薄膜、第二蚀刻阻挡薄膜及第三层间绝缘薄膜；形成穿过第三层间绝缘薄膜、第二蚀刻阻挡薄膜及第二层间绝缘薄膜并与接触插塞相接触的多个金属线图案；在包括多个金属线图案的所得结构上形成第四层间绝缘薄膜；通过将第四层间绝缘薄膜图案化形成多个金属线接触孔；及通过将金属材料填充在金属线接触孔内来在多个金属线接触孔内形成多个金属线接触插塞。

Description

制造半导体器件的方法
技术领域
本发明涉及一种制造半导体器件的方法，且更特定而言，涉及一种在NAND快闪存储器件(flash memory device)内形成金属线的方法。
背景技术
图1是说明NAND快闪存储器件的现有金属线结构的横截面图。现将参照图1对形成金属线的现有方法进行解释。
参照图1，通过在半导体衬底10b的整个表面上将第一层间绝缘薄膜12图案化而形成一第一接触插塞14，该第一接触插塞将包括单元串10a的半导体衬底10b的预定区中的一导电区加以曝露。
通过在所得结构上图案化第一层间绝缘薄膜12及第二层间绝缘薄膜16而形成一第二接触插塞18，该第二接触插塞将除了其中已形成第一接触插塞14的导电区之外的一导电区加以曝露。
通过在所得结构上形成蚀刻阻挡薄膜20及第三层间绝缘薄膜22并将第一、第二及第三层间绝缘薄膜12、16及22图案化来形成第一金属线28a、28b及28c，所述第一金属线将除了其中已形成第一接触插塞14及第二接触插塞18的导电区之外的一导电区加以曝露。通过图案化第二及第一层间绝缘薄膜16及12来形成堆叠于第一接触插塞14及第二接触插塞18上的第二金属线24及26。
通过在所得结构上形成第四层间绝缘薄膜30并将第四层间绝缘薄膜30图案化来形成曝露第一金属线28a、28b及28c与第二金属线24及26的第三接触插塞32a、32b及32c。
然而，在NAND快闪存储器件中形成多层线结构的现有方法具有下列劣势。
第一，在形成第一金属线的工艺中，穿过第一、第二及第三层间绝缘薄膜形成一接触孔。因此，接触孔的纵横比(aspect ratio)会增加，从而不能有效地填充接触孔。
第二，为增加在形成接触孔的工艺后杂质区中有可能降低的杂质浓度所进行的离子注入工艺被执行了三次，即，在形成用于形成第一接触插塞的接触孔后，在形成用于形成第二接触插塞的第二接触孔后，及在形成用于形成第一金属线的图案后。为了执行三次离子注入工艺，需要诸如掩模操作的多种工艺以防止离子被注入到其它薄膜中。因此，整个工艺的步骤较为复杂。
第三，第一及第二接触插塞及第一金属线使用不同金属材料，这会使工艺步骤复杂化。
发明内容
实现本发明以解决上述问题。
本发明的一目标在于通过减小接触孔的纵横比而有效地填充接触孔。
本发明的另一目标在于：通过减少大量离子注入工艺，来防止由于多个离子注入工艺而导致在形成金属线的工艺中发生的工艺失败，所述多个离子注入工艺用于增加在形成接触孔的工艺后杂质区中有可能降低的杂质浓度。
本发明的另一目标在于减少用于形成多层金属线的工艺的步骤。
本发明是针对一种制造可实现上述目标的半导体器件的方法。
本发明的一方面是提供一种制造半导体器件的方法，其包括以下步骤：提供一在其上形成单元串且在其中形成多个导电区的半导体衬底；按顺序在半导体衬底上形成一第一层间绝缘薄膜及一第一蚀刻阻挡薄膜；通过曝露形成于半导体衬底中的多个导电区来形成多个接触孔，其中由于形成接触孔的工艺而导致导电区的杂质浓度降低；将金属材料填充入接触孔中并形成多个接触插塞；按顺序在包括接触插塞的所得结构上形成一第二层间绝缘薄膜、一第二蚀刻阻挡薄膜及一第三层间绝缘薄膜；形成多个金属线图案，其中所述金属线图案穿过第三层间绝缘薄膜、第二蚀刻阻挡薄膜及第二层间绝缘薄膜并与接触插塞相接触；在包括多个金属线图案的所得结构上形成一第四层间绝缘薄膜；通过将第四层间绝缘薄膜图案化来形成多个金属线接触孔；及通过将金属材料填充到金属线接触孔内而在多个金属线接触孔中形成多个金属线接触插塞。
附图说明
图1是说明一半导体器件的传统金属线结构的横截面示意图；及
图2至图4是根据本发明一优选实施例说明一种制造半导体器件的方法的顺序步骤的横截面图。
具体实施方式
现将参照附图对根据本发明一优选实施例制造半导体器件的一方法进行详细描述。在图中，夸大了薄膜的厚度以强调清晰准确的解释。如果可能，在所有图及描述中使用相同附图标记来指示相同或类似部分。此外，若将一薄膜描述为安置于另一薄膜或半导体衬底上或者与之接触，则一薄膜可直接接触另一薄膜或半导体衬底，或可将第三薄膜放置于其间。
图2至图4是根据本发明一优选实施例说明在半导体器件中形成金属线的一方法的顺序步骤的横截面图。
如图2所说明，在包括单元串30a的半导体衬底30b的整个表面上按顺序形成一作为第一层间绝缘薄膜的HDP氧化薄膜32及一作为蚀刻阻挡薄膜的第一氮化硅薄膜34。HDP氧化薄膜32的形成厚度为6500埃，且第一氮化硅薄膜34的形成厚度为300埃。通过形成用于在第一氮化硅薄膜34的预定区域中界定每一区(即单元区中的源区曝露区、单元区中的漏区曝露区、外围区中的栅电极区曝露区以及外围区中的有源区曝露区)的光致抗蚀剂图案(未示出)并且使用该光致抗蚀剂图案用作蚀刻掩模在其上进行蚀刻工艺，来分别形成一源接触孔(未示出)、一漏接触孔(未示出)、一栅电极接触孔(未示出)及一有源区接触孔(未示出)。另一方面，在本实施例中，接触孔形成区被限制于导电区，诸如源区、漏区、栅电极区及有源区。然而，应认识到可在任何类型的导电区中形成接触孔。
通过在所得结构上执行离子注入工艺来增加接触孔被曝露的下表面、即被曝露的半导体衬底30b的杂质浓度，从而形成导电区。
通过将钨薄膜形成于其上已执行离子注入工艺的所得结构上并且执行诸如CMP工艺的平面化工艺(planarization process)以曝露第一氮化硅薄膜34，来同时形成一源接触插塞36a、一漏接触插塞36b、一栅电极接触插塞36c及一有源区接触插塞36d。
如图3所示，在其上已形成接触插塞的所得结构的整个表面上，按顺序形成作为第二层间绝缘薄膜的TEOS氧化薄膜38、作为第二蚀刻阻挡薄膜的第二氮化硅薄膜40及作为第三层间绝缘薄膜的氧化硅薄膜42。
TEOS氧化薄膜38的形成厚度为3000埃，第二氮化硅薄膜40的形成厚度为300埃且氧化硅薄膜42的形成厚度为3000埃。
此后，将第一、第二、第三及第四金属线44a、44b、44c及44d分别堆叠于源接触插塞36a、漏接触插塞36b、栅电极接触插塞36c及有源区接触插塞36d上。
根据双镶嵌工艺(dual damascene process)形成第一、第二、第三及第四金属线44a、44b、44c及44d。更详细而言，分别形成氧化硅薄膜42的预定区，即：用于界定堆叠于源接触插塞36a上的一通孔的光致抗蚀剂图案(未示出)、用于界定堆叠于漏接触插塞36b上的一通孔的光致抗蚀剂图案(未示出)、用于界定堆叠于栅电极接触插塞36c上的一通孔的光致抗蚀剂图案(未示出)及用于界定堆叠于有源区接触插塞36d上的一通孔的光致抗蚀剂图案(未示出)。
通过将光致抗蚀剂图案(未示出)用作蚀刻掩模来蚀刻氧化硅薄膜42、氮化硅薄膜40及TEOS氧化薄膜38，而分别形成一曝露源接触插塞36a的通孔(未示出)、一曝露漏接触插塞36b的通孔(未示出)、一曝露栅电极接触插塞36c的通孔(未示出)及一曝露有源区接触插塞36d的通孔(未示出)。
在移除光致抗蚀剂图案(未示出)后，分别形成氧化硅薄膜42的预定区，即：一用于在曝露源接触插塞36a的通孔中界定沟槽图案(trench pattern)的光致抗蚀剂图案(未示出)、一用于在曝露漏接触插塞36b的通孔中界定沟槽图案的光致抗蚀剂图案(未示出)、一用于在曝露栅电极接触插塞36c的通孔中界定沟槽图案的光致抗蚀剂图案(未示出)及一用于在曝露有源区接触插塞36d的通孔中界定沟槽图案的光致抗蚀剂图案(未示出)。
通过将光致抗蚀剂图案(未示出)用作蚀刻掩模来蚀刻氧化硅薄膜42及氮化硅薄膜40，而分别形成源接触插塞36a的沟槽图案(未示出)、漏接触插塞36b的沟槽图案(未示出)、栅电极接触插塞36c的沟槽图案(未示出)及有源区接触插塞36d的沟槽图案(未示出)。
因而，分别界定曝露源接触插塞36a的通孔及沟槽图案、曝露漏接触插塞36b的通孔及沟槽图案、曝露栅电极接触插塞36c的通孔及沟槽图案、以及曝露有源区接触插塞36d的通孔及沟槽图案。
通过将钨填充于所得结构的整个表面上并执行诸如CMP工艺的平面化工艺以曝露氧化硅薄膜42，而形成堆叠于源接触插塞36a上的第一金属线44a、堆叠于漏接触插塞36b上的第二金属线44b、堆叠于栅电极接触插塞36c上的第三金属线44c及堆叠于有源区接触插塞36d上的第四金属线44d。
在本发明的优选实施例中，在使用双镶嵌工艺形成金属线的方法中应用了通孔先方法(via-first method)。然而，可使用所有类型的双镶嵌工艺。
如图4所示，通过在所得结构上形成作为第四层间绝缘薄膜的第二TEOS氧化薄膜46并对第二TEOS氧化薄膜46图案化，来将第一金属线接触孔(未示出)、第二金属线接触孔(未示出)及第三金属线接触孔(未示出)分别堆叠于第一金属线44a、第二金属线44b及第三或第四金属线44d、44c及44e上。
通过将钨填充于金属线接触孔(未示出)中并执行诸如CMP工艺的平面化工艺以曝露第二TEOS氧化薄膜46，来形成堆叠于第一金属线44a上的第一金属线接触插塞48a、堆叠于第二金属线44b上的第二金属线接触插塞48b以及堆叠于第三或第四金属线44d、44c及44e上的第三金属线接触插塞48c。
另一方面，在本实施例中，将钨用作填充于接触孔及金属线内的金属材料。然而，亦可使用铝、铜、CVD及TiN。
根据本发明，所述制造半导体器件的方法具有下列优势：
第一，只有一种金属材料，即钨被用作接触孔的填充材料，从而减少了大量工序。
第二，通过在每层上执行用于形成接触插塞的工艺来形成至少两层堆叠类型的接触插塞，从而改良接触填充条件。
第三，仅在曝露导电区的接触插塞工艺中执行离子注入工艺，而不在随后的堆叠金属线及金属线接触插塞上执行离子注入工艺，从而减少了工艺的数目。
第四，不在随后的堆叠金属线及金属线接触插塞上执行离子注入工艺。因此，层间绝缘薄膜的宽度不会由于离子注入工艺而减小，从而限制了金属线或金属线接触插塞之间的串扰。
第五，当在形成将堆叠于接触插塞上的金属线的工艺过程中损坏下面的接触插塞时，在填充金属线的工艺中填充了损坏的接触插塞。因此减少了损坏的接触插塞。
如上所述，根据本发明，所述制造半导体器件的方法具有下列优势：
第一，只有一种金属材料，即钨被用作接触孔的填充材料，从而减少了大量工序。
第二，通过在每层上执行用于形成接触插塞的工艺来形成至少两层堆叠类型的接触插塞，从而改良接触填充条件。
第三，仅在曝露导电区的接触插塞工艺中执行离子注入工艺，而不在随后的堆叠金属线及金属线接触插塞上执行离子注入工艺，从而减少了工艺的数目。
第四，不在随后的堆叠金属线及金属线接触插塞上执行离子注入工艺。因此，层间绝缘薄膜的宽度不会由于离子注入工艺而减小，从而限制了金属线或金属线接触插塞之间的串扰。
第五，当在形成将堆叠于接触插塞上的金属线的工艺过程中损坏下面的接触插塞时，在填充金属线的工艺中填充了损坏的接触插塞。因此减少了损坏的接触插塞。
尽管已结合附图中说明的本发明的实施例对本发明进行了描述，但是本发明不仅限于此。对本领域技术人员显而易见的是可对本发明进行多种替代、修改及变更而不脱离本发明的范畴及精神。

Claims (8)

1.一种制造半导体器件的方法，其包括以下步骤：
提供一在其上形成单元串及在其中形成多个导电区的半导体衬底；
按顺序在该半导体衬底上形成一第一层间绝缘薄膜及一第一蚀刻阻挡薄膜；
通过曝露形成于该半导体衬底中的所述多个导电区来形成多个接触孔，其中由于形成该些接触孔的该工艺而导致该些导电区的杂质浓度降低；
将一金属材料填充在该些接触孔内并形成多个接触插塞；
按顺序在包括该些接触插塞的所得结构上形成一第二层间绝缘薄膜、一第二蚀刻阻挡薄膜及一第三层间绝缘薄膜；
形成多个金属线图案，其中该些金属线图案穿过该第三层间绝缘薄膜、该第二蚀刻阻挡薄膜及该第二层间绝缘薄膜且与该些接触插塞相接触；
在包括所述多个金属线图案的所得结构上形成一第四层间绝缘薄膜；
通过将该第四层间绝缘薄膜图案化来形成多个金属线接触孔；及
通过将一金属材料填充在该些金属线接触孔内来在所述多个金属线接触孔中形成多个金属线接触插塞。
2.如权利要求1的方法，在形成该些接触孔后还包括增加该些导电区的杂质浓度的步骤。
3.如权利要求1的方法，其中通过双镶嵌工艺来形成该些金属线图案。
4.如权利要求3的方法，其中该双镶嵌工艺包括以下步骤：
通过将该第三层间绝缘薄膜及该第二层间绝缘薄膜图案化来形成通孔；及
通过将该第三层间图案化来形成沟槽图案。
5.如权利要求1的方法，其中填充于该些接触孔中的该金属材料为W、Al、Cu、CVD及TiN中的一种。
6.如权利要求1的方法，其中填充于该些金属线图案中的该金属材料为W、Al、Cu、CVD及TiN中的一种。
7.如权利要求1的方法，其中填充于该些金属线接触孔中的该金属材料为W、Al、Cu、CVD及TiN中的一种。
8.如权利要求1的方法，其中通过所述多个金属线中的任一个将所述多个接触插塞中的任一个与所述多个金属线接触插塞中的任一个相连接。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158794A (zh) * 2015-04-07 2016-11-23 华邦电子股份有限公司 半导体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100685639B1 (ko) * 2005-06-17 2007-02-22 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법
US7863176B2 (en) * 2008-05-13 2011-01-04 Micron Technology, Inc. Low-resistance interconnects and methods of making same
US8951907B2 (en) * 2010-12-14 2015-02-10 GlobalFoundries, Inc. Semiconductor devices having through-contacts and related fabrication methods
KR20150011219A (ko) * 2013-07-22 2015-01-30 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터 기판
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
KR20200123922A (ko) 2019-04-23 2020-11-02 삼성전자주식회사 캐패시터를 갖는 반도체 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69637333T2 (de) * 1995-06-27 2008-10-02 International Business Machines Corp. Kupferlegierungen für Chipverbindungen und Herstellungsverfahren
KR100532407B1 (ko) 1999-09-15 2005-11-30 삼성전자주식회사 다마신 구조의 배선을 구비하는 반도체 장치의 제조방법
KR100331568B1 (ko) * 2000-05-26 2002-04-06 윤종용 반도체 메모리 소자 및 그 제조방법
JP3696055B2 (ja) * 2000-06-27 2005-09-14 シャープ株式会社 半導体装置の製造方法
KR100668810B1 (ko) 2000-08-02 2007-01-16 주식회사 하이닉스반도체 알씨 딜레이를 개선한 반도체소자의 금속배선방법
US6531407B1 (en) * 2000-08-31 2003-03-11 Micron Technology, Inc. Method, structure and process flow to reduce line-line capacitance with low-K material
JP4257051B2 (ja) * 2001-08-10 2009-04-22 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4340040B2 (ja) * 2002-03-28 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158794A (zh) * 2015-04-07 2016-11-23 华邦电子股份有限公司 半导体装置

Also Published As

Publication number Publication date
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US20050095838A1 (en) 2005-05-05
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TW200516701A (en) 2005-05-16

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