CN1134048C - 形成自对准接触的方法 - Google Patents
形成自对准接触的方法 Download PDFInfo
- Publication number
- CN1134048C CN1134048C CNB991096207A CN99109620A CN1134048C CN 1134048 C CN1134048 C CN 1134048C CN B991096207 A CNB991096207 A CN B991096207A CN 99109620 A CN99109620 A CN 99109620A CN 1134048 C CN1134048 C CN 1134048C
- Authority
- CN
- China
- Prior art keywords
- self
- insulating barrier
- contact pads
- aligned contact
- aligned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000000463 material Substances 0.000 claims abstract description 8
- 230000004888 barrier function Effects 0.000 claims description 58
- 230000015572 biosynthetic process Effects 0.000 claims description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 73
- 239000011248 coating agent Substances 0.000 description 26
- 238000000576 coating method Methods 0.000 description 26
- 150000004767 nitrides Chemical class 0.000 description 19
- 238000005260 corrosion Methods 0.000 description 13
- 230000007797 corrosion Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000002955 isolation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
- HZBAVWLZSLOCFR-UHFFFAOYSA-N oxosilane Chemical compound [SiH2]=O HZBAVWLZSLOCFR-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
一种形成自对准接触的方法，包括：在包括第一自对准接触焊盘的第一绝缘层上形成第二绝缘层，在第二绝缘层上形成导电结构，在导电结构的两侧壁形成第二自对准接触焊盘。用相对于第二绝缘层有腐蚀选择性的材料层覆盖导电结构，第二与第一自对准接触焊盘电连接。于是，用双层形成了自对准接触焊盘。因此可防止由未对准引起的短路失效，并且保证与存储器节点的未对准裕度。
Description
技术领域
本发明涉及制造半导体器件的方法，特别涉及形成DRAM(动态随机存取存储器)的自对准接触的方法。
背景技术
DRAM(动态随机存取存储器)的高集成化导致存储器单元节距尺寸减小。因此，在吉比特(Gigabit)DRAM和更小的DRAM的制造工艺中保证未对准的裕度(margin)是极为重要的。
由于光刻技术和腐蚀技术的限制，最重要和最困难的是在形成存储器单元的过程中确保存储器节点(node)接触与栅电极、位线和存储器节点的未对准裕度。
参照图1A，在半导体衬底10上形成浅沟槽隔离12，限定有源区和无源区。在有源区上形成导电层(即栅电极)。栅电极有在多晶硅层上层叠多晶硅硅化物层的结构。用氮化物间隔层覆盖栅电极的上表面和两侧壁。形成第一氧化物层14作为绝缘层，以覆盖包括沟槽隔离12在内的半导体衬底10。
然后，进行自对准接触(以下称为SAC)工艺。亦即，利用接触孔形成掩模，腐蚀有源区上的第一氧化物层14，形成焊盘(pad)形成接触孔。在用多晶硅层填充接触孔之后，用CMP(化学机械研磨)工艺使多晶硅层平面化以与第一氧化物层14共面。结果，形成与半导体衬底10电连接的存储器节点接触焊盘16。同时在下列工艺中形成使位线与半导体衬底10连接的位线接触焊盘(未示出)。
参照图1B，在包括存储器节点接触焊盘16的第一氧化物层14上形成第二氧化物层18。第二氧化物层由例如厚度约为1000埃的P-TEOS(等离子体四乙氧基氧硅烷)构成。利用接触孔形成掩模，腐蚀第二氧化物层18，以形成位线接触孔(未示出)。
形成通过位线接触孔与接触焊盘电连接的位线20。在包括位线20的第二氧化物层18上顺序形成第三氧化物层22.氮化物层24和第四氧化物层。当按下列工艺形成电容器介质膜时，产生氧气，于是氧化位线20。氮化层24可抑制位线20的氧化。第二氧化物层18，第三氧化物层22，氮化物层24和第四氧化物层26的总厚度约为6000埃。
参照图1C，利用接触孔形成掩模，顺序腐蚀第四绝缘层26，氮化物层24，第三绝缘层22和第二绝缘层18直至存储器节点接触焊盘16的上表面。于是形成存储器节点接触孔27。如果掩模未对准，那么在位线与下列工艺中所形成的存储器节点接触之间可能产生短路。
参照图1D，在包括上述存储器节点接触孔27的第四氧化物层26上形成象存储器节点高度那样高的存储器节点形成导电层。利用存储器节点形成掩模，构图导电层，形成与存储器节点接触焊盘16电连接的存储器节点30。
当腐蚀第二氧化物层18形成位线接触孔时，氧化物层的腐蚀厚度相对较薄(约1000埃)，并且一形成接触焊盘，就形成位线。因此，对准接触焊盘并不困难。
可是，在存储器节点接触28的腐蚀中，氮化物层的腐蚀厚度较厚(约6000埃)。因此，在对准中难以保证未对准的存储器节点。
0.15的节距要求存储器节点接触的顶部在100nm以上和底部在80nm以上。由于考虑到不开孔(not-open)而较厚地(6000埃以上)腐蚀绝缘层并完全地过腐蚀，因而可增加顶部的临界尺寸。所以，在流行的腐蚀技术中，存储器节点接触与栅电极的未对准通常在40nm以下，与位线的未对准也在40nm以下，而与存储节点在20nm以下。
发明内容
本发明的目的在于提供一种形成自对准接触的方法，该方法可抑制由栅电极未对准产生的短路失效并保证存储器节点接触与存储器节点的未对准裕度。
按照本发明的目的，在形成晶体管的半导体衬底上形成第一绝缘层。贯穿第一绝缘层，形成与半导体衬底电连接的第一自对准接触焊盘。在包括第一自对准接触焊盘的第一绝缘层上形成第二绝缘层。在第二绝缘层上形成导电结构，用相对于第二绝缘层有腐蚀选择性的材料层覆盖导电结构。在包括位线的第二绝缘层上形成第三绝缘层。顺序腐蚀第三绝缘层和第二绝缘层直至第一自对准接触焊盘的上表面，从而形成第一开口。形成通过第一开口与第一自对准接触焊盘电连接的第二自对准接触焊盘。在包括第二自对准接触焊盘的第三绝缘层上形成第四绝缘层。腐蚀第四绝缘层直至第二自对准接触焊盘的上表面，从而形成第二开口。最后，形成通过第二开口与第二自对准接触焊盘电连接的存储器节点。
按照本发明的目的，在形成晶体管的半导体衬底上形成第一绝缘层。贯穿第一绝缘层，形成与半导体衬底电连接的第一自对准接触焊盘。在包括第一自对准接触焊盘的第一绝缘层上形成第二绝缘层。在第二绝缘层上形成导电结构。用相对于第二绝缘层有腐蚀选择性的材料层覆盖导电结构。用光刻胶图形作掩模腐蚀第二绝缘层的一部分直至第一自对准接触焊盘的上表面。在该部分中形成自对准接触焊盘。在半导体衬底的整个表面上形成焊盘形成导电层。使导电层平面化直至材料层的上表面。用光刻胶图形作掩模构图导电层，形成与第一自对准接触焊盘电连接的第二自对准接触焊盘。在包括第二自对准接触焊盘的第二绝缘层上形成第三绝缘层。腐蚀第三绝缘层直至第二自对准接触焊盘的上表面，从而形成开口。形成通过开口与第二自对准接触焊盘电连接的存储器节点。
本发明的自对准接触包括：其中形成晶体管的半导体衬底；在半导体衬底上由多层形成的接触焊盘，接触焊盘与半导体衬底电连接；和使接触焊盘绝缘的绝缘层。
具体实施方式
结合附图通过阅读下列详细说明，将更明了本发明的上述和其它特征以及各方案。
图1A-1D是表示沿与字线平行的方向剖取的且用于形成自对准接触的现有方法的工艺步骤的流程图；
图2A-2F是表示沿与字线平行的方向剖取的且按第一实施例的用于形成自对准接触方法的工艺步骤的流程图；
图3A-3F是表示沿与字线平行的方向剖取的且按第二实施例的用于形成自对准接触方法的工艺步骤的流程图；
图4是表示沿与位线平行的方向剖取的且按第一实施例的自对准接触的剖面图；
图5和图6是表示沿与位线平行的方向剖取的且按第二实施例的自对准接触的剖面图。
下面结合本发明的优选实施例参照附图详细说明本发明。(第一实施例)
在优选实施例的自对准接触中，在半导体衬底100上形成有源区和无源区。在半导体衬底100上多层地形成自对准接触焊盘106和118，以便与有源区电连接。用绝缘层104、108、116和120使自对准接触焊盘106和118绝缘。
参照图2A，在半导体衬底100上形成限定有源区和无源区的沟槽隔离102。在半导体衬底100上的栅电极氧化物层上形成栅电极形成导电层(未示出)。该导电层有在多晶硅层上层叠硅化物层的结构。在导电层上形成氮化物掩模层。利用栅电极形成掩模，顺序腐蚀氮化物掩模层和导电层，形成栅电极(未示出)。
在包括栅电极的半导体衬底100上形成氮化物层。深腐蚀氮化物层，在栅电极的两侧壁上形成栅电极间隔层(未示出)。该栅电极间隔层在形成接触焊盘的下列工艺中可防止焊盘-栅电极的短路。
在包括栅电极的半导体衬底100上形成用作层间绝缘膜的第一氧化物层104。用光刻胶图形作掩模，腐蚀栅电极两侧的第一氧化物层104，形成接触孔。在包括接触孔的第一氧化物层104上淀积例如多晶硅层之后，用CMP(化学机械研磨)工艺使多晶硅层和第一氧化物层104平面化。然后，形成与半导体衬底100电连接的第一自对准接触焊盘106。氮化物掩模层用作腐蚀中止层。
在包括第一自对准接触焊盘106的第一氧化物层104上形成第二氧化物层108。第二氧化物层108由P-TEOS(等离子体原硅酸四乙酯)构成。利用位线接触孔形成掩模，腐蚀第二氧化物层108直至第一自对准接触焊盘106的上表面，从而形成位线接触孔(未示出)。
在包括位线接触孔的第二氧化物层108上顺序形成位线形成导电层110和氮化物掩模层111。导电层110有在TiN层上层叠W层或在多晶硅层上层叠硅化物层的结构。氮化物层111由SiN构成并在下列工艺中用作腐蚀中止层。
利用位线形成掩模113，顺序腐蚀氮化物掩模层111和导电层110，如图2B所示，形成通过位线接触与第一自对准接触焊盘106电连接的位线。在包括位线112的第二氧化物层108上形成氮化物层114。用深腐蚀工艺各向异性地腐蚀氮化物层114，在位线112两侧壁上形成位线间隔层114。该位线间隔层可防止在位线导电层与用下列工艺形成的存储器节点之间的桥接，并抑制在位线与用下列工艺形成的接触焊盘之间的绝缘。在包括位线112的第二氧化物层108上形成第三绝缘层116。
参照图2C和图4，用光刻胶图形117和掩模111(图4中未示出)作掩模，顺序腐蚀第三氧化物层116和第二氧化物层108直至第一自对准接触焊盘106的上表面。然后，形成接触孔。通过线(line)型(图2C中所示)或用光刻胶层图形作掩模形成接触孔的接触型(未示出)实施使用接触孔的方法。
用灰化(ashing)工艺去除接触孔形成掩模117。在用多晶硅层填充接触孔之后，用CMP工艺使多晶硅平面化直至氮化物掩模层的上表面。然后，如图2D所示，形成与第一自对准接触焊盘106电连接的第二自对准接触焊盘。
参照图2E，在包括第二自对准接触焊盘118的第三氧化物层116上形成第四氧化物层120。形成厚度为约1000至2000埃的第四氧化物层120。利用接触形成掩模，腐蚀第四氧化物层120直至第二自对准接触焊盘118的上表面。然后，形成存储器节点接触孔121。为了抑制不开口和保证与存储器节点的未对准裕度，用于形成存储器节点接触孔121的腐蚀厚度必须将6000埃减至1000-2000埃。
简单地说，在优选实施例中用双层形成自对准接触焊盘。因此，可防止产生由未对准同时形成存储器节点接触孔所引起的存储器节点接触-位线-栅电极的桥接。并且，绝缘层的腐蚀厚度被减小，以抑制不开口和获得所要求的接触的临界尺寸。结果，能够保证与存储器节点的未对准。
参照图2F，在包括存储器节点接触孔121的第四绝缘层120上形成存储器节点形成导电层之后，利用存储器节点形成掩模腐蚀该导电层。然后，形成与存储器节点接触122电连接的存储器节点124。(第二实施例)
参照图3A，对位线形成工艺来说，实施与第一实施例相同的工艺，因此在第二实施例中省略其说明。
在包括位线的第二氧化物层208上形成氮化物层214。用深腐蚀工艺各向异性地腐蚀氮化物层214，在位线212的两侧壁上形成位线间隔层214。
参照图3B和图5，用上述光刻胶图形215和氮化物掩模层211作掩模，去除第二氧化物层208直至第一自对准接触焊盘206的上表面，同时保留用于形成自对准接触焊盘的部分。
参照图3C，在第一自对准接触焊盘206和包括位线212的第二氧化物层208上，形成自对准接触焊盘形成多晶硅层。此后，用CMP工艺使多晶硅层平面化直至氮化物掩模层211的上表面。
参照图3D和图6，利用自对准接触焊盘形成掩模，去除除与第一自对准接触焊盘206电连接的第二自对准接触焊盘216之外的导电层。
参照图3E，在半导体衬底200的整个表面上形成第三氧化物层218之后，用CMP工艺使第三氧化层218平面化。在CMP工艺之后，保留在位线212上的第三氧化物层218的厚度在约1000至2000埃的范围。利用存储器节点接触孔形成掩模，腐蚀第三氧化物层218直至第二自对准接触焊盘216的上表面。然后，形成存储器节点接触孔219。
参照图3F，在包括上述接触孔219的第三氧化物层218上形成存储器节点形成导电层。随后，利用存储器节点形成掩模，构图导电层，形成与存储器节点接触220电连接的存储器节点。
在本发明中用多层形成自对准接触焊盘。因此，接触与栅电极和位线是自对准的，从而防止由未对准引起的短路失效。并且，腐蚀厚度被减小同时腐蚀氧化物层，形成存储器节点接触孔，因而可抑制不开口和减小存储器节点接触的临界尺寸。结果，可保证对存储器节点的未对准裕度。
具体参照优选实施例已详细说明了本发明，但应理解，在本发明的精神和范围内可进行各种改变和修改。
Claims (7)
1.一种形成自对准接触的方法，包括下列步骤：
在形成晶体管的半导体衬底上形成第一绝缘层；
贯穿所述第一绝缘层，以形成与所述半导体衬底电连接的第一自对准接触焊盘；
在包括所述第一自对准接触焊盘的所述第一绝缘层上形成第二绝缘层；
在所述第二绝缘层上形成导电结构，用相对于所述第二绝缘层有腐蚀选择性的材料层覆盖所述导电结构；
在包括所述导电结构的所述第二绝缘层上形成第三绝缘层；
有选择地顺序腐蚀所述第三绝缘层和所述第二绝缘层直至暴露出所述第一自对准接触焊盘，从而形成第一开口；
形成通过所述第一开口与所述第一自对准接触焊盘电连接的第二自对准接触焊盘；
在包括所述第二自对准接触焊盘的所述第三绝缘层上形成第四绝缘层；
有选择地腐蚀所述第四绝缘层直至暴露出所述第二自对准接触焊盘，从而形成第二开口；以及
形成通过所述第二开口与所述第二自对准接触焊盘电连接的存储器节点。
2.根据权利要求1的方法，其特征在于，所述第一、所述第二、所述第三和所述第四绝缘层由氧化物构成和所述材料层由氮化硅构成。
3.根据权利要求1的方法，其特征在于，所述第四绝缘层的厚度为1000至2000埃。
4.根据权利要求1的方法，其特征在于，所述导电结构是位线。
5.一种形成自对准接触的方法，包括下列步骤：
在形成晶体管的半导体衬底上形成第一绝缘层；
贯穿所述第一绝缘层，以形成与所述半导体衬底电连接的第一自对准接触焊盘；
在包括所述第一自对准接触焊盘的所述第一绝缘层上形成第二绝缘层；
在所述第二绝缘层上形成导电结构，用相对于所述第二绝缘层有腐蚀选择性的材料层覆盖所述导电结构；
用光刻胶图形作掩模腐蚀所述第二绝缘层的一部分直至所述第一自对准接触焊盘的上表面；
在所述半导体衬底的整个表面上形成用于形成焊盘的导电层；
使所述导电层平面化直至所述材料层的上表面；
用光刻胶图形作掩模构图所述导电层，形成与所述第一自对准接触焊盘电连接的第二自对准接触焊盘；
在包括所述第二自对准接触焊盘的所述第二绝缘层上形成第三绝缘层；
有选择地腐蚀所述第三绝缘层直至暴露出所述第二自对准接触焊盘，从而形成开口；以及
形成通过所述开口与所述第二自对准接触焊盘电连接的存储器节点。
6.一种自对准接触，该自对准接触包括：
其中形成晶体管的半导体衬底；
在所述半导体衬底上所形成的具有多层的接触焊盘，接触焊盘与所述半导体衬底电连接；和
使所述接触焊盘绝缘的绝缘层。
7.根据权利要求6的自对准接触，其特征在于，所述接触焊盘是由双层形成的。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR32086/98 | 1998-08-06 | ||
| KR1019980032086A KR100268431B1 (ko) | 1998-08-06 | 1998-08-06 | 자기 정렬 콘택 및 그의 제조 방법 |
| KR32086/1998 | 1998-08-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1244727A CN1244727A (zh) | 2000-02-16 |
| CN1134048C true CN1134048C (zh) | 2004-01-07 |
Family
ID=19546639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB991096207A Expired - Fee Related CN1134048C (zh) | 1998-08-06 | 1999-07-01 | 形成自对准接触的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6197670B1 (zh) |
| JP (1) | JP3955416B2 (zh) |
| KR (1) | KR100268431B1 (zh) |
| CN (1) | CN1134048C (zh) |
| TW (1) | TW405165B (zh) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030068856A1 (en) * | 1999-09-29 | 2003-04-10 | Yasuhiro Okumoto | Structures and method with bitline self-aligned to vertical connection |
| US6255160B1 (en) * | 1999-10-29 | 2001-07-03 | Taiwan Semiconductor Manufacturing Company | Cell design and process for making dynamic random access memory (DRAM) having one or more Gigabits of memory cells |
| KR100355236B1 (ko) * | 2000-09-21 | 2002-10-11 | 삼성전자 주식회사 | 자기 정렬된 컨택 형성 방법 및 이를 이용한 반도체소자의 제조 방법 |
| JP2002118167A (ja) | 2000-10-06 | 2002-04-19 | Nec Corp | 半導体装置の製造方法 |
| JP3463038B2 (ja) * | 2000-11-14 | 2003-11-05 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100510739B1 (ko) * | 2000-12-18 | 2005-08-30 | 주식회사 하이닉스반도체 | 메모리 셀 어레이의 랜딩 패드 형성 방법 |
| KR100471403B1 (ko) * | 2000-12-28 | 2005-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100431656B1 (ko) * | 2001-09-11 | 2004-05-17 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR100443917B1 (ko) * | 2002-07-12 | 2004-08-09 | 삼성전자주식회사 | 다마신 게이트 및 에피택셜공정을 이용한 반도체메모리장치 및 그의 제조방법 |
| KR100439038B1 (ko) * | 2002-08-23 | 2004-07-03 | 삼성전자주식회사 | 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법 |
| KR100505656B1 (ko) * | 2002-12-10 | 2005-08-04 | 삼성전자주식회사 | 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법 |
| KR100505062B1 (ko) * | 2003-02-22 | 2005-07-29 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| KR100672780B1 (ko) * | 2004-06-18 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US7382054B2 (en) * | 2006-04-07 | 2008-06-03 | Macronix International Co., Ltd. | Method for forming self-aligned contacts and local interconnects simultaneously |
| CN102468226B (zh) * | 2010-11-18 | 2014-08-20 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| US9865523B2 (en) | 2014-01-17 | 2018-01-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Robust through-silicon-via structure |
| DE102014115105B4 (de) * | 2014-10-09 | 2023-06-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Halbleitereinrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung |
| CN115706063A (zh) * | 2021-08-09 | 2023-02-17 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3116360B2 (ja) * | 1990-06-28 | 2000-12-11 | 日本電気株式会社 | 自己整合型コンタクトホールの形成方法及び半導体装置 |
| US5296400A (en) * | 1991-12-14 | 1994-03-22 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a contact of a highly integrated semiconductor device |
| KR960002064B1 (ko) * | 1992-11-16 | 1996-02-10 | 현대전자산업주식회사 | 반도체 소자의 콘택 제조방법 |
| US5439848A (en) * | 1992-12-30 | 1995-08-08 | Sharp Microelectronics Technology, Inc. | Method for fabricating a self-aligned multi-level interconnect |
| US5670404A (en) * | 1996-06-21 | 1997-09-23 | Industrial Technology Research Institute | Method for making self-aligned bit line contacts on a DRAM circuit having a planarized insulating layer |
| KR100192521B1 (ko) * | 1996-07-19 | 1999-06-15 | 구본준 | 반도체장치의 제조방법 |
-
1998
- 1998-08-06 KR KR1019980032086A patent/KR100268431B1/ko not_active IP Right Cessation
-
1999
- 1999-04-29 TW TW088106918A patent/TW405165B/zh not_active IP Right Cessation
- 1999-07-01 CN CNB991096207A patent/CN1134048C/zh not_active Expired - Fee Related
- 1999-07-30 US US09/362,501 patent/US6197670B1/en not_active Expired - Lifetime
- 1999-08-03 JP JP22050199A patent/JP3955416B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3955416B2 (ja) | 2007-08-08 |
| TW405165B (en) | 2000-09-11 |
| JP2000058482A (ja) | 2000-02-25 |
| KR20000013308A (ko) | 2000-03-06 |
| KR100268431B1 (ko) | 2000-10-16 |
| US6197670B1 (en) | 2001-03-06 |
| CN1244727A (zh) | 2000-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1134048C (zh) | 形成自对准接触的方法 | |
| KR100339683B1 (ko) | 반도체 집적회로의 자기정렬 콘택 구조체 형성방법 | |
| KR0170312B1 (ko) | 고집적 dram 셀 및 그 제조방법 | |
| KR101168606B1 (ko) | 반도체 장치의 배선 구조물 및 이의 형성 방법 | |
| JP2004140361A (ja) | ダマシーン工程を利用した半導体装置及びその製造方法 | |
| KR100382730B1 (ko) | 반도체 소자의 금속 컨택 구조체 및 그 형성방법 | |
| KR100733460B1 (ko) | 반도체 소자의 메탈 콘택 형성 방법 | |
| KR100292941B1 (ko) | 디램셀커패시터의제조방법 | |
| KR100653983B1 (ko) | 스토리지 노드 콘택 형성방법 | |
| KR100261329B1 (ko) | 반도체소자의 제조방법 | |
| KR20060074715A (ko) | 반도체메모리장치 및 그 제조 방법 | |
| JPH09260605A (ja) | トランジスタの製造方法とそのトランジスタ | |
| KR100753031B1 (ko) | 반도체소자의 콘택홀 형성 방법 | |
| KR100268806B1 (ko) | 반도체소자및그제조방법 | |
| KR100310823B1 (ko) | 반도체장치의콘택홀형성방법 | |
| KR950012033B1 (ko) | 고집적 소자의 콘택제조방법 | |
| KR100883137B1 (ko) | 반도체 소자의 제조 방법 | |
| KR930010082B1 (ko) | 고집적 소자용 콘택제조방법 | |
| KR100349345B1 (ko) | 반도체 장치의 비트라인 및 그 제조방법 | |
| KR100400322B1 (ko) | 반도체소자의 형성방법 | |
| US20070010089A1 (en) | Method of forming bit line of semiconductor device | |
| KR0130454B1 (ko) | 캐패시터 제조방법 | |
| KR0168523B1 (ko) | 반도체장치의 제조방법 | |
| KR100881738B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100445408B1 (ko) | 반도체소자의콘택방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040107 Termination date: 20140701 |
|
| EXPY | Termination of patent right or utility model |