CN115706063A - 半导体结构及其制备方法 - Google Patents

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Abstract

本申请实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法，半导体结构包括：衬底以及位于衬底上的栅极，栅极两侧的衬底内具有源极或漏极；介质层，介质层位于衬底上，且覆盖栅极的表面；接触结构，接触结构贯穿介质层并与源极或漏极电连接，接触结构包括依次堆叠的第一接触层以及第二接触层，第一接触层高于栅极的顶面，且在沿源极指向漏极的方向上，第二接触层的宽度大于第一接触层的宽度；电连接层，电连接层位于介质层顶面并与第二接触层的部分顶面相接触。本申请实施例有利于改善半导体结构中电连接层与接触结构之间的电连接性能。

Description

半导体结构及其制备方法
技术领域
本申请实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法。
背景技术
随着集成电路技术的快速发展，集成电路中器件的密集度越来越高，半导体器件的特征尺寸不断减小，半导体结构的电极面积也不断减小，在制作过程中，为了引线或测试需要，会在电极上制作金属互联结构。
金属互联结构的引入不仅可以增加器件集成度以及提升器件工作速度，同时，还可以降低芯片成本和简化器件制备工艺。金属互联结构至少包括贯穿介质层的接触结构以及位于接触结构顶面的电连接层，接触结构与电连接层在金属互联结构中起到关键作用，直接影响半导体结构性能的好坏。
然而，现有技术存在接触结构与电连接层之间的电连接性能不佳的问题。
发明内容
本申请实施例提供一种半导体结构及其制备方法，至少有利于改善半导体结构中电连接层与接触结构之间的电连接性能。
根据本申请一些实施例，本申请实施例一方面提供一种半导体结构，包括：衬底以及位于衬底上的栅极，栅极两侧的衬底内具有源极或漏极；介质层，介质层位于衬底上，且覆盖栅极的表面；接触结构，接触结构贯穿介质层并与源极或漏极电连接，接触结构包括依次堆叠的第一接触层以及第二接触层，第一接触层高于栅极的顶面，且在沿源极指向漏极的方向上，第二接触层的宽度大于第一接触层的宽度；电连接层，电连接层位于介质层顶面并与第二接触层的部分顶面相接触。
根据本申请一些实施例，本申请实施例另一方面还提供一种半导体结构的制备方法，包括：提供衬底以及位于衬底上的栅极，栅极两侧的衬底内具有源极或漏极；在衬底上形成介质层，介质层覆盖栅极的表面；在介质层中形成通孔，通孔贯穿介质层并延伸至源极表面或漏极表面，通孔包括相连通的第一通孔以及第二通孔，第一通孔高于栅极的顶面，且第一通孔位于衬底与第二通孔之间，且在沿源极指向漏极的方向上，第二通孔的宽度大于第一通孔的宽度；填充通孔的接触结构，接触结构贯穿介质层并与源极或者漏极电连接，接触结构包括第一接触结构和第二接触结构，第一接触结构填充第一通孔；第二接触结构填充第二通孔；在介质层顶面形成电连接层，电连接层与第二接触层的部分顶面相接触。
本申请实施例提供的技术方案至少具有以下优点：
本申请实施例提供的半导体结构的技术方案中，半导体结构包括衬底、栅极、源极、漏极以及介质层，还包括贯穿介质层并与源极或漏极电连接的接触结构，以实现源极或漏极与其它元件的电连接，接触结构包括依次堆叠的第一接触层以及第二接触层，第一接触层高于栅极的顶面，且在沿源极指向漏极的方向上，第二接触层的宽度大于第一接触层的宽度，也就是说，接触结构的顶部具有相对较大的宽度，因而电连接层可覆盖接触结构顶面的面积也相对较大，因此接触结构与电连接层具有相对较小的接触电阻，有利于改善接触结构与电连接层之间的电连接性能；另一方面，由于接触结构顶部宽度较大，使得形成电连接层的工艺具有相对较大的工艺窗口，可以避免由于对准偏差而导致的电连接层覆盖接触结构顶面的面积过小的问题，从而保证电连接层与接触结构具有相对较大的接触面积，且防止电连接层与接触结构之间由于对准误差而发生断路，进而改善半导体结构的电学性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1为本申请一实施例提供的半导体结构的一种剖面结构示意图；
图2为本申请一实施例提供的半导体结构的另一种剖面结构示意图；
图3至图6为本申请一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术存在接触结构与电连接层之间的电连接性能不佳的问题。
分析发现，导致接触结构与电连接层之间的电连接性能不佳的原因之一在于，接触结构与电连接层的接触面积小，导致接触结构与电连接层之间的接触电阻大，且当形成电连接层的对准精度较低时则会更进一步导致接触结构与电连接层的接触面积变小，甚至会带来电连接层与接触结构断路的问题。
本申请实施例提供一种半导体结构，接触结构顶部的宽度较大，即第二接触层的宽度较大，相较于电连接层与宽度较小的第一接触层接触而言，电连接层覆盖接触结构顶面的面积增大，减小接触结构与电连接层的接触电阻；此外，在形成电连接层的工艺步骤中，还可以避免电连接层与接触结构之间由于对准误差而导致断路，增大了形成电连接层的工艺窗口。
下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1为本申请一实施例提供的半导体结构的一种结构示意图。
参考图1，半导体结构包括：衬底100以及位于衬底100上的栅极110，栅极110两侧的衬底100内具有源极或漏极(未图示)；介质层130，介质层130位于衬底100上，且覆盖栅极110的表面；接触结构120，接触结构120贯穿介质层130并与源极或漏极电连接，接触结构120包括依次堆叠的第一接触层121以及第二接触层122，第一接触层121高于栅极110的顶面，且在沿源极指向漏极的方向上，第二接触层122的宽度大于第一接触层121的宽度；电连接层140，电连接层140位于介质层130顶面并与第二接触层122的部分顶面相接触。
在源极指向漏极的方向上，接触结构120顶部的宽度增大，如此，使得电连接层140覆盖接触结构120顶面的面积增大，减小了电连接层140与接触结构120之间的接触电阻，提高二者之间的电流导通能力，进一步改善半导体结构的性能。同时，还能避免电连接层140与接触结构120之间由于对准偏差而导致的断路问题，增大形成电连接层140的工艺窗口。需要说明的是，如无特别说明，以下所有提到的宽度，都是指在源极指向漏极的方向上的宽度。
半导体结构可以为存储器，例如为DRAM(动态随机存储器，Dynamic RandomAccess Memory)、SRAM(静态随机存储器，Static Random-Access Memory)或者SDRAM(同步动态随机存储器，Synchronous Dynamic Random-Access Memory)。
衬底100可以为半导体衬底或者绝缘体上的硅衬底。在一些实施例中，衬底100可以为硅衬底。在另一些实施例中，衬底100还可以为锗衬底、锗化硅衬底或者碳化硅衬底。
栅极110包括：依次堆叠设置的栅介质层111、栅极导电层112以及栅极盖层113。在一些实施例中，栅极导电层112可以包括依次层叠的第一导电层114、阻挡层115以及第二导电层116，阻挡层115可以防止第一导电层114与第二导电层116之间的相互扩散，且第一导电层114的材料为半导体材料，第二导电层116的材料为金属材料。在一些实施例中，第一导电层114的材料可以为多晶硅，阻挡层115的材料可以为氮化钛，第二导电层116的材料可以为钨、铜或者铝中的任一种。
在另一些实施例中，栅极导电层112可以为单层结构，栅极导电层112的材料可以为半导体材料或者金属，半导体材料可以为多晶硅，金属材料可以为钨、铜或者铝中的任一种。
栅极盖层113主要起隔离绝缘的作用，栅极盖层113的材料可以为氧化硅或者氮化硅。
半导体结构还可以包括：第一侧墙层117，第一侧墙层117覆盖栅极110侧壁；第二侧墙层118，第二侧墙层118覆盖第一侧墙层117侧壁、覆盖栅极110以及部分衬底100；刻蚀停止层119，覆盖第二侧墙层118。
栅极110的一侧衬底100内具有源极，栅极110的另一侧衬底100内具有漏极，接触结构120的底面与源极或者漏极电性连接，顶面与电连接层140连接，使源极或者漏极与电连接层140形成电性连接。在一些实施例中，半导体结构为PMOS管，则源极和漏极的掺杂离子为P型离子；在另一些实施例中，半导体结构为NMOS管，则源极和漏极的掺杂离子为N型离子。
在一些实施例中，介质层130可以包括：依次堆叠的第一介质层131以及第二介质层132，第一介质层131以及第二介质层132均高于栅极110顶面，且第一接触层121贯穿第一介质层131；第二接触层122贯穿第二介质层132，第一接触层121在衬底100表面的正投影位于第二接触层122在衬底100表面的正投影内，且第一接触层121在衬底100表面的正投影面积小于第二接触层122在衬底100表面的正投影面积。
也就是说，第一接触层121与第二接触层122正对且相通，使第一接触层121与第二接触层122的接触面积较大，进而使第一接触层121与第二接触层122间的接触电阻较小，因此能够使接触结构120的导电能力较好。
第二接触层122在平行于衬底100表面方向上的截面积大于第一接触层121在平行于衬底100表面方向上的截面积，如此，可以减小接触结构120的深宽比，因此，在实际形成接触结构120时，能够减小由于深宽比过大而产生的缝隙，即提升形成接触结构120的工艺的填孔能力，从而提高接触结构120的导电能力。
在一些实施例中，第一介质层131的材料的致密度可以大于第二介质层132的材料的致密度。第一介质层131对栅极110有保护作用，第一介质层131的材料致密度更大，使得其对栅极110的保护效果更佳。第二介质层132的材料致密度较小，在实际工艺中，致密度较小的第二介质层132刻蚀速率会更快。如此，在一步刻蚀工艺中，第二介质层132中形成的通孔的宽度会大于第一介质层131中形成的通孔的宽度。因此，在通孔中填充接触结构120后，使得位于第二介质层132中的第二接触层122比位于第一介质层131中的第一接触层121宽度大这一结构更易实现。
在一些实施例中，通过选择合适的刻蚀工艺参数，例如选择合适的刻蚀气体，使得第二介质层132的材料的刻蚀速率大于第一介质层131的材料的刻蚀速率，如此，在一步刻蚀工艺中，第二介质层132中形成的通孔的宽度会大于第一介质层131中形成的通孔的宽度。因此，在通孔中填充接触结构120后，使得位于第二介质层132中的第二接触层122比位于第一介质层131中的第一接触层121宽度大这一结构更易实现。
第一介质层131的材料可以为氮氧化硅或者氮化硅；第二介质层132的材料可以为氧化硅。
在一些实施例中，第二介质层132的厚度与第一介质层131的厚度的比值可以在1.1-2范围内。在这个厚度比值范围内，第二介质层132中的第二接触层122厚度相对较大，而第二接触层122的宽度相较于第一接触层121更大，使得第二接触层122的体积较第一接触层121更大，因此可以进一步减小整个接触结构120的电阻。同时，在这个厚度比值范围内，又能使第一介质层131可以较好的保护栅极。
在其他实施例中，第一接触层121也可以与第二接触层122错位相通，即第一接触层121的部分顶面与第二接触层122的部分底面连通。
可以理解的是，在其他实施例中，第一介质层的材料也可以与第二介质层的材料相同，例如均为氮化硅。
介质层130还可以包括：层间介质层133，层间介质层133位于衬底100表面，且覆盖栅极110的侧壁，且第一介质层131位于层间介质层133顶面；接触结构120还包括：导电插塞123，导电插塞123贯穿层间介质层133，第一接触层121在衬底100表面的正投影位于导电插塞123在衬底100表面的正投影内，且第一接触层121在衬底100表面的正投影面积小于导电插塞123在衬底100表面的正投影面积。
也就是说，导电插塞123与第一接触层121正对相通，使得导电插塞123与第一接触层121的接触面积较大。因此，导电插塞123与第一接触层121的接触电阻较小，进而使得接触结构120的电阻进一步减小。
导电插塞123的宽度大于第一接触层121的宽度。也就是说，相对于第一接触层121而言，导电插塞123的体积增大，使得接触结构120的电阻得到更进一步的减小，有利于提高接触结构120的电流导通能力，改善半导体结构的性能。
此外，在一些实施例中，导电插塞123的宽度可以等于第二接触层122的宽度。在另一些实施例中，导电插塞123的宽度也可以大于第二接触层122或小于第二接触层122的宽度。
层间介质层133、第一介质层131以及第二介质层132依次层叠，层间介质层133的顶面与刻蚀停止层119顶面平齐，且覆盖栅极110的侧面，如此，可以隔离栅极110与其它导电结构，防止产生电干扰。在另一些实施例中，层间介质层133的顶面也可以高于刻蚀停止层119顶面。
在一些实施例中，第一介质层131的材料的致密度可以大于层间介质层133的材料的致密度。层间介质层133的材料的致密度较小，使得在实际工艺中，对层间介质层133的刻蚀速率大于对第一介质层131的刻蚀速率。如此，在一步刻蚀工艺中，层间介质层133中形成的通孔的宽度会大于第一介质层131中形成的通孔的宽度，从而实现位于层间介质层133中的导电插塞123的宽度大于位于第一介质层131中的第一接触层121的宽度，进而减小整个接触结构120的电阻。
在一些实施例中，通过选择合适的刻蚀工艺参数，例如选择合适的刻蚀气体，使得层间介质层133的材料的刻蚀速率大于第一介质层131的材料的刻蚀速率，如此，在一步刻蚀工艺中，层间介质层133中形成的通孔的宽度会大于第一介质层131中形成的通孔的宽度。因此，在通孔中填充接触结构120后，使得位于层间介质层133中的导电插塞123比位于第一介质层131中的第一接触层121宽度大这一结构更易实现。
参考图2，在另一些实施例中，第一介质层131的材料也可以与层间介质层133的材料相同，即第一介质层131材料的致密度等于层间介质层133材料的致密度，且导电插塞123的宽度等于第一接触层121的宽度，第一介质层131的致密度大于第二介质层132材料的致密度，或第二介质层132材料的刻蚀速率大于第一介质层131材料的刻蚀速率，且第二接触层122的宽度大于导电插塞123的宽度。
继续参考图1，在一些实施例中，层间介质层133的材料与第二介质层132的材料可以相同；在另一些实施例中，层间介质层133的材料也可以与第二介质层132层的材料不同，例如，层间介质层133的材料可以是氮氧化硅，第二介质层132的材料可以是氮化硅。
层间介质层133的厚度可以大于第一介质层131的厚度，且大于第二介质层132的厚度。如此，使得位于层间介质层133中的宽度较大的导电插塞123在整个接触结构120中体积占比较大，从而提高整个接触结构120的导电能力。
在另一些实施例中，导电插塞123与第一接触层121也可以是错位相通。也就是说，导电插塞123的部分顶表面与第一接触层121的部分底表面连通。
接触结构120的侧面及底面还可以具有阻挡层124，具体地，接触结构120的材料为钨，在另一些实施例中，接触结构120的材料还可以为铜或者铝。阻挡层124可以阻挡接触结构120内的金属离子扩散至衬底100以及介质层130中。在一些实施例中，阻挡层124的材料可以为氮化钛；在另一些实施例中，阻挡层124的材料也可以为钽、钛、氮化钽或者氮化钛中的至少一种。
阻挡层124的底部还可以具有金属硅化层125，金属硅化层125的存在可以使得接触结构120与源极或者漏极之间的接触电阻较低，进一步改善接触结构120的导电能力。具体地，金属硅化层125可以为金属硅化物，比如硅化钴。
电连接层140底面一部分与介质层130接触，剩余部分与第二接触层122部分顶面接触，形成错位连接。这种排列方式使得在相同的面积内，可以形成数量更多的电连接层140，同时使得电连接层140的俯视图为六角密堆积结构，充分利用空间，提高半导体结构的性能。
在一些实施例中，未被电连接层140覆盖的第二接触层122的顶面可以为朝向衬底100方向凹陷的凹面150。
凹面150还延伸至一部分介质层130的顶面，凹面150可以使电连接层140以及与电连接层140相连的第二接触层122和其它导电结构隔开，防止发生短路。为了使刻蚀工艺更易于控制，因此，刻蚀了部分第二接触层122的顶面。可以理解的是，在另一些实施例中，未被电连接层140覆盖的第二接触层122的顶面也可以是平面。
在一些实施例中，电连接层140可以包括依次层叠的扩散阻挡层141和导电层142，扩散阻挡层141覆盖第二接触层122的部分顶面。
导电层142的材料可以为钨、铜或者铝。扩散阻挡层141可以防止导电层142内的金属离子扩散至介质层130中。扩散阻挡层141的材料可以为氮化钛、钽、钛、氮化钽或者氮化钛中的至少一种。
上述实施例提供的半导体结构中，第一接触层121以及第二接触层122依次堆叠，第一接触层121高于栅极110的顶面，第二接触层122的宽度大于第一接触层121的宽度，也就是说，接触结构120的顶部具有相对较大的宽度，因而电连接层140可覆盖接触结构120顶面的面积也相对较大，因此接触结构120与电连接层140具有相对较小的接触电阻，有利于改善接触结构120与电连接层140之间的电连接性能；另一方面，由于接触结构120顶部宽度较大，使得形成电连接层140的工艺具有相对较大的工艺窗口，可以避免由于对准偏差而导致的电连接层140覆盖接触结构120顶面的面积过小的问题，进而改善半导体结构的电学性能。
本申请另一实施例提供一种半导体结构的制备方法，该半导体结构的制备方法可以形成上一实施例提供的半导体结构，以下将结合附图对本发明另一实施例提供的半导体结构的制备方法进行详细说明。
图3至图6为本申请另一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。
参考图3，提供衬底100以及位于衬底100上的栅极110，栅极110两侧的衬底100内具有源极或漏极；在衬底100上形成介质层130，介质层130覆盖栅极110的表面；
衬底100为半导体衬底，在本实施例中，半导体衬底为硅衬底。在另一些实施例中，半导体衬底还可以为锗衬底、锗化硅衬底或者碳化硅衬底。
栅极110包括：依次堆叠设置的栅介质层111、栅极导电层112以及栅极盖层113。在一些实施例中，栅极导电层112可以包括依次层叠的第一导电层114、阻挡层115以及第二导电层116。
半导体结构还可以包括：第一侧墙层117，第一侧墙层117覆盖栅极110侧壁；第二侧墙层118，第二侧墙层118覆盖第一侧墙层117侧壁、覆盖栅极110以及部分衬底100；刻蚀停止层119，覆盖第二侧墙层118。
有关衬底和栅极的详细说明，可参考前述实施例的具体描述，以下将不做详细赘述。
栅极110的一侧衬底100内具有源极，栅极110的另一侧衬底100内具有漏极，接触结构120的底面与源极或者漏极电性连接，顶面与电连接层140连接，使源极或者漏极与电连接层140形成电性连接。在一些实施例中，半导体结构为PMOS管，则源极和漏极的掺杂离子为P型离子；在另一些实施例中，半导体结构为NMOS管，则源极和漏极的掺杂离子为N型离子。
形成介质层130的工艺步骤包括：在衬底100上形成依次堆叠的层间介质层133、第一介质层131以及第二介质层132，层间介质层133顶面与栅极110顶面齐平或者高于栅极110顶面。
第一介质层131覆盖栅极110的顶面，如此，第一介质层131可以对栅极110起到保护效果，防止对半导体结构进行刻蚀步骤时，由于产生过刻蚀使得栅极110暴露在空气中，从而影响半导体结构的性能。层间介质层133的顶面与刻蚀停止层119顶面平齐，且覆盖栅极110的侧面，如此，可以隔离栅极110与其它导电结构，防止产生电干扰。在另一些实施例中，层间介质层133的顶面也可以高于刻蚀停止层119顶面。
参考图4，在介质层130中形成通孔10，通孔10贯穿介质层130并延伸至源极表面或漏极表面，通孔10包括相连通的第一通孔11以及第二通孔12，第一通孔11高于栅极110的顶面，且第一通孔11位于衬底100与第二通孔12之间，且在沿源极指向漏极的方向上，第二通孔12的宽度大于第一通孔11的宽度。
第二通孔12的宽度大于第一通孔11的宽度，因此，后续步骤中，在形成填充第一通孔11的第一接触层以及第二通孔12的第二接触层122时，使得第二接触层122的宽度大于第一接触层121的宽度。
在一些实施例中，形成通孔10的步骤可以包括：采用刻蚀工艺图形化第二介质层132、第一介质层131以及层间介质层133，形成相连通的第一通孔11、第二通孔12以及第三通孔13，第一通孔11贯穿第一介质层131，第二通孔12贯穿第二介质层132，第三通孔13贯穿层间介质层133，并延伸至源极表面或者漏极表面，第一通孔11在衬底100表面的正投影位于第二通孔12在衬底100表面的正投影内，且第一通孔11在衬底100表面的正投影面积小于第二通孔12在衬底100表面的正投影面积。
第一通孔11与第二通孔12正对且相通，因此，后续步骤中，在第一通孔11中形成第一接触层121以及在第二通孔12中形成第二接触层122时，使得第一接触层121与第二接触层122的接触面积较大，从而使第一接触层121与第二接触层122的接触电阻较小，增加接触结构120的电流导通能力。同时，由于且第一通孔11在衬底100表面的正投影面积小于第二通孔12在衬底100表面的正投影面积，使得第一接触层121在衬底100上的正投影面积小于第二接触层122在衬底100上的正投影面积，即第二接触层122在平行衬底表面方向上的截面积更大。此外，第二通孔12的宽度较大，使得通孔10的深宽比较小，因此，在后续形成接触结构时，能够减小由于高深宽比形成的接触结构120中的缝隙。
刻蚀工艺对第一介质层131的刻蚀速率小于对第二介质层132的刻蚀速率，如此，对第一介质层131的体积消耗小于对第二介质层132的体积消耗，以形成第二通孔12的宽度大于第一通孔11的宽度。
第一介质层131致密度大于第二介质层132的材料的致密度。第一介质层131致密度更大，使其可以更好地保护栅极110。第二介质层132的材料的致密度较小，使得在刻蚀工艺中，对第二介质层132的刻蚀速率大于对第一介质层131的刻蚀速率。
具体地，第一介质层131的材料包括氮氧化硅或者氮化硅；第二介质层132的材料包括氧化硅。
可以理解的是，在另一些实施例中，也可以采用不同的刻蚀工艺分别刻蚀第一介质层131和第二介质层132，且刻蚀工艺对第一介质层131的刻蚀速率小于对第二介质层132的刻蚀速率，如此，也可以采用相同的材料作为第一介质层131和第二介质层132的材料。
在一些实施例中，刻蚀工艺对第一介质层131的刻蚀速率小于对层间介质层133的刻蚀速率，第一通孔11在衬底100表面的正投影位于第三通孔13在衬底100表面的正投影内，且第一通孔11在衬底100表面的正投影面积小于第三通孔13在衬底100表面的正投影面积。
在本实施例中，第一通孔11与第三通孔13正对且相通，因此，后续步骤中，在第一通孔11中形成第一接触层121以及在第三通孔13中形成导电插塞123时，第一接触层121与导电插塞123的接触面积较大，从而使整个接触结构120电流导通能力较强。
在一些实施例中，第一介质层131的材料的致密度大于层间介质层133的材料的致密度。在本实施例中，层间介质层133的材料的致密度等于第二介质层132的材料的致密度，从而使得第三通孔13的宽度等于第二通孔12的宽度。
可以理解的是，在一些实施例中，层间介质层133的材料的致密度也可以小于第二介质层132的材料的致密度，从而使得第三通孔13的宽度小于第二通孔12的宽度；在另一些实施例中，层间介质层133的材料的致密度还可以大于第二介质层132的材料的致密度，从而使得第三通孔13的宽度大于第二通孔12的宽度。
具体地，在一些实施例中，可以在同一刻蚀步骤中，采用相同的刻蚀工艺参数形成第一通孔11、第二通孔12以及第三通孔13。如此，仅用一步刻蚀就可以形成第一通孔11的宽度小于第二通孔12的宽度，且第一通孔11的宽度小于第三通孔13的宽度，简化了工艺流程，易于规模生产。
可以理解的是，在另一些实施例中，也可以采用不同的刻蚀工艺分别对第二介质层132、第一介质层131和层间介质层133进行刻蚀。
参考图5，形成填充通孔10(参考图4)的接触结构120，接触结构120贯穿介质层130并与源极或者漏极电连接，接触结构120包括第一接触层121和第二接触层122，第一接触层121填充第一通孔11(参考图4)，第二接触层122填充第二通孔12(参考图4)。
采用沉积工艺形成填充通孔10(参考图4)的接触结构120。在一些实施例中，形成接触结构120的工艺步骤包括：形成填充满第一通孔11、第二通孔12和第三通孔13的导电膜，且导电膜还位于第二介质层132顶面；去除高于第二介质层132顶面的导电膜，剩余的位于通孔10中的导电膜作为接触结构120。
由于第二通孔12的宽度较第一通孔11的宽度更大，因此相较于第二通孔12的宽度等于第一通孔11的宽度而言，通孔10的深宽比减小。如此，在通孔10中形成导电膜时，可以避免形成的导电膜过早封口等问题，从而减小由于高深宽比形成的接触结构120中的缝隙。
在形成接触结构120之前，还包括：在接触结构120侧面及底面形成阻挡层124。并且阻挡层124还覆盖通孔10(参考图4)的侧壁及底壁。具体地，接触结构120的材料为钨，在另一些实施例中，接触结构120的材料还可以为铜或者铝。阻挡层124的材料可以为氮化钛；在又一些实施例中，阻挡层124的材料也可以为钽、钛、氮化钽或者氮化钛中的至少一种。
第二接触层122的宽度大于第一接触层121的宽度。一方面，第二接触层122的宽度相对较大，使得整个接触结构120的电阻相对较小；另一方面，第二接触层122在后续和电连接层相连时，可以增大与电连接层40的接触面积，从而减小电连接层140与第二接触层122之间的接触电阻，改善接触结构120的电流导通能力，提高半导体结构的性能。
导电插塞123与第一接触层121正对相通，使得导电插塞123与第一接触层121的接触面积较大，从而使得导电插塞123与第一接触层121之间的接触电阻较小。在另一些实施例中，导电插塞与第一接触层也可以是错位相通。
导电插塞123的宽度大于第一接触层121的宽度。因此，使得导电插塞123的体积增大，从而其电阻减小，有利于提高接触结构120的电流导通能力。
在一些实施例中，导电插塞123的宽度等于第二接触层122的宽度；在另一些实施例中，导电插塞123的宽度也可以大于第二接触层122的宽度；在又一些实施例中，导电插塞123的宽度还可以小于第二接触层122的宽度。
在一些实施例中，在形成接触结构120之前，还可以在通孔10(参考图4)底部形成金属硅化层125，金属硅化层125可以减小接触结构120与源极或者漏极之间的接触电阻。具体地，金属硅化层125的材料可以是硅化钴。
参考图1，在介质层130顶面形成电连接层140，电连接层140与第二接触层122的部分顶面相接触。
电连接层140与第二接触层122相接触，将从源极或者漏极导入接触结构120的电流，通过电连接层140传至其它导电结构，形成电性连接。
电连接层140包括依次形成于介质层130顶面的扩散阻挡层141和导电层142，扩散阻挡层141的一部分底面与第二接触层122的一部分顶面相接触。第二接触层122的宽度相较于第一接触层121的宽度增大，因此，扩散阻挡层141与接触结构120顶部的接触面积相对较大。此时，电连接层140与第二接触层122的接触电阻相对较小，有利于提高电流的导通能力。
未被电连接层140覆盖的第二接触层122的顶面为朝向衬底100方向凹陷的凹面150，凹面150可以使电连接层140以及与其相连的第二接触层122与其它导电结构隔开，防止产生短路。可以理解的是，在另一些实施例中，未被电连接层140覆盖的第二接触层122的顶面也可以是平面。
在一些实施例中，形成所述电连接层140的步骤包括：参考图6，在介质层130顶面沉积初始电连接层20，初始电连接层20覆盖第二接触层122顶面；刻蚀部分初始电连接层20直至露出第二接触层122的部分顶面，形成电连接层140，且还对露出的第二接触层122的部分顶面进行刻蚀处理，以使未被电连接层140覆盖的第二接触层122的顶面为朝向衬底100方向凹陷的凹面150。
在刻蚀部分初始电连接层20之前，还包括：在初始电连接层20表面形成图形化的掩膜层，以图形化的掩膜层为掩膜，刻蚀暴露的部分初始电连接层20，直至暴露出第二接触层122的部分顶面，同时，还暴露出部分未与初始电连接层20接触的介质层130顶面。这部分未与初始电连接层20接触的介质层130顶面的存在，使得形成的电连接层140和与其相邻的另一电连接层之间隔离开，防止产生电干扰。值得注意的是，即使刻蚀工艺可能存在对准误差，由于第二接触层122的宽度较大，使得刻蚀形成的电连接层140仍可以覆盖第二接触层122部分表面。换句话说，可以使形成电连接层140所需的掩膜对准精度降低。
刻蚀工艺还会对露出的第二接触层122的部分顶面以及露出的部分介质层130顶面继续进行刻蚀，形成凹面150。如此，使得进一步降低刻蚀精度的同时，仍可以隔离电连接层140和与其相邻的另一电连接层，
可以理解的是，在另一些实施例中，刻蚀工艺也可以不对露出的第二接触层122的部分顶面以及露出的部分介质层130顶面继续进行刻蚀，使得未被电连接层140覆盖的第二接触层122的顶面也可以是平面。
形成初始电连接层20的具体工艺包括：在介质层表面沉积初始扩散阻挡层21，初始扩散阻挡层21覆盖整个介质层130的表面，在初始扩散阻挡层21整个表面沉积初始导电层22。
上述实施例提供的半导体结构的制备方法中，在对依次堆叠的层间介质层133、第一介质层131以及第二介质层132进行刻蚀工艺时，对第二介质层132的刻蚀速率大于对第一介质层131的刻蚀速率，使得在第二介质层132中形成的第二通孔12的宽度大于在第一介质层131中形成的第一通孔11的宽度。从而使得填充于第二通孔12中的第二接触层122的宽度大于填充于第一通孔11中的第一接触层121的宽度。也就是说，接触结构120的顶部具有相对较大的宽度，因而电连接层140可覆盖接触结构120顶面的面积也相对较大，因此接触结构120与电连接层140具有相对较小的接触电阻，有利于改善接触结构120与电连接层140之间的电连接性能；另一方面，由于接触结构120顶部宽度较大，使得形成电连接层140的工艺具有相对较大的工艺窗口，可以避免由于对准偏差而导致的电连接层140覆盖接触结构120顶面的面积过小的问题，进而改善半导体结构的电学性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
衬底以及位于所述衬底上的栅极，所述栅极两侧的所述衬底内具有源极或漏极；
介质层，所述介质层位于所述衬底上，且覆盖所述栅极的表面；
接触结构，所述接触结构贯穿所述介质层并与所述源极或所述漏极电连接，所述接触结构包括依次堆叠的第一接触层以及第二接触层，所述第一接触层高于所述栅极的顶面，且在沿所述源极指向所述漏极的方向上，所述第二接触层的宽度大于所述第一接触层的宽度；电连接层，所述电连接层位于所述介质层顶面并与所述第二接触层的部分顶面相接触。
2.根据权利要求1所述的半导体结构，其特征在于，所述介质层包括：依次堆叠的第一介质层以及第二介质层，所述第一介质层以及所述第二介质层均高于所述栅极顶面，且所述第一接触层贯穿所述第一介质层；所述第二接触层贯穿所述第二介质层，所述第一接触层在所述衬底表面的正投影位于所述第二接触层在所述衬底表面的正投影内，且所述第一接触层在所述衬底表面的正投影面积小于所述第二接触层在所述衬底表面的正投影面积。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一介质层的材料的致密度大于所述第二介质层的材料的致密度。
4.根据权利要求3所述的半导体结构，其特征在于，所述第一介质层的材料包括氮氧化硅或者氮化硅；所述第二介质层的材料包括氧化硅。
5.根据权利要求2所述的半导体结构，其特征在于，所述第二介质层的厚度与所述第一介质层的厚度的比值在1.1～2范围内。
6.根据权利要求2所述的半导体结构，其特征在于，所述介质层还包括：层间介质层，所述层间介质层位于所述衬底表面，且还覆盖所述栅极的侧壁，且所述第一介质层位于所述层间介质层顶面；
所述接触结构还包括：导电插塞，所述导电插塞贯穿所述层间介质层，所述第一接触层在所述衬底表面的正投影位于所述导电插塞在所述衬底表面的正投影内，且所述第一接触层在所述衬底表面的正投影面积小于所述导电插塞在所述衬底表面的正投影面积。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一介质层的材料的致密度大于所述层间介质层的材料的致密度。
8.根据权利要求6所述的半导体结构，其特征在于，所述层间介质层的材料与所述第二介质层的材料相同。
9.根据权利要求1所述的半导体结构，其特征在于，未被所述电连接层覆盖的所述第二接触层的顶面为朝向所述衬底方向凹陷的凹面。
10.一种半导体结构的制备方法，其特征在于，包括：
提供衬底以及位于所述衬底上的栅极，所述栅极两侧的所述衬底内具有源极或漏极；
在所述衬底上形成介质层，所述介质层覆盖所述栅极的表面；
在所述介质层中形成通孔，所述通孔贯穿所述介质层并延伸至所述源极表面或所述漏极表面，所述通孔包括相连通的第一通孔以及第二通孔，所述第一通孔高于所述栅极的顶面，且所述第一通孔位于所述衬底与所述第二通孔之间，且在沿所述源极指向所述漏极的方向上，所述第二通孔的宽度大于所述第一通孔的宽度；
形成填充所述通孔的接触结构，所述接触结构贯穿所述介质层并与所述源极或者所述漏极电连接，所述接触结构包括第一接触层和第二接触层，所述第一接触层填充所述第一通孔；
所述第二接触层填充所述第二通孔；
在所述介质层顶面形成电连接层，所述电连接层与所述第二接触层的部分顶面相接触。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述介质层的工艺步骤包括：在所述衬底上形成依次堆叠的层间介质层、第一介质层以及第二介质层，所述层间介质层顶面与所述栅极顶面齐平或者高于所述栅极顶面；
形成所述通孔的步骤包括：采用刻蚀工艺图形化所述第二介质层、所述第一介质层以及所述层间介质层，形成相连通的所述第一通孔、所述第二通孔以及第三通孔，所述第一通孔贯穿所述第一介质层，所述第二通孔贯穿所述第二介质层，所述第三通孔贯穿所述层间介质层，并延伸至所述源极表面或者所述漏极表面，所述第一通孔在所述衬底表面的正投影位于所述第二通孔在所述衬底表面的正投影内，且所述第一通孔在所述衬底表面的正投影面积小于所述第二通孔在所述衬底表面的正投影面积。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述刻蚀工艺对所述第一介质层的刻蚀速率小于对所述第二介质层的刻蚀速率。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述第一介质层的致密度大于所述第二介质层的致密度；在同一刻蚀步骤中，采用相同的刻蚀工艺参数形成所述第一通孔、所述第二通孔以及所述第三通孔。
14.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述刻蚀工艺对所述第一介质层的刻蚀速率小于对所述层间介质层的刻蚀速率，所述第一通孔在所述衬底表面的正投影位于所述第三通孔在所述衬底表面的正投影内，且所述第一通孔在所述衬底表面的正投影面积小于所述第三通孔在所述衬底表面的正投影面积。
15.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述电连接层的步骤包括：
在所述介质层顶面沉积初始电连接层，所述初始电连接层覆盖所述第二接触层顶面；
刻蚀部分所述初始电连接层直至露出所述第二接触层的部分顶面，形成所述电连接层，且
还对露出的所述第二接触层的部分顶面进行刻蚀处理，以使未被所述电连接层覆盖的所述第二接触层的顶面为朝向所述衬底方向凹陷的凹面。
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