KR100471403B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 스토리지노드 콘택 형성시 보이드 및 기생캐패시턴스를 방지하도록 한 반도체소자의 제조 방법에 관한 것으로, 반도체기판상에 제 1 층간절연막을 형성하는 단계, 상기 제 1 층간절연막상에 다수의 비트라인을 형성하는 단계, 상기 비트라인을 포함한 전면에 제 2 층간절연막을 형성하는 단계, 상기 제 2 층간절연막상에 라인형 마스크를 형성하는 단계, 상기 라인형마스크를 이용한 자기정렬콘택 식각으로 상기 비트라인 사이를 노출시키는 스토리지노드 콘택홀을 형성하는 단계, 상기 노출된 비트라인의 양측벽에 접하는 스페이서를 형성하는 단계, 상기 스토리지노드 콘택홀을 포함한 전면에 금속막을 형성하는 단계, 및 상기 금속막을 금속슬러리를 이용한 화학적기계적연마로 연마하여 서로 분리되는 스토리지노드 콘택을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트라인의 기생캐패시턴스 및 층간절연막의 갭필 특성을 개선시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
통상적으로 스토리지노드 콘택(Storage node contact)의 형성 방법은 홀형(Hole type) 자기정렬콘택(Self Aligned Contact; SAC) 공정을 실시한다.
도 1a 내지 도 1b는 종래기술의 제 1 예에 따른 스토리지노드 콘택의 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 소정 트랜지스터 제조 공정, 예컨대, 워드라인, 소스/드레인(도시 생략)이 형성된 반도체기판(11)상에 제 1 층간절연막(12)을 형성하고 제 1 층간절연막을 선택적으로 식각하여 플러그용 콘택홀을 형성한다. 계속해서, 플러그용 콘택홀에 매립되는 제 1 폴리실리콘플러그(13)를 형성하는데, 이 때, 제 1 폴리실리콘 플러그(12)는 후속 스토리지노드콘택과 비트라인 콘택(도시 생략)을 위한 부분이 모두 형성된다.
계속해서, 제 1 층간절연막(12)상에 다수의 비트라인(14)을 형성하고, 비트라인(14)의 양측벽에 접하는 질화막스페이서(15)를 형성한 후, 전면에 제 2 층간절연막(16)을 형성한다. 제 2 층간절연막(16)상에 스토리지노드 콘택을 형성하기 위한 홀형 마스크(17)를 형성한 다음, 홀형 자기정렬콘택 마스크(17)를 이용하여 제 2 층간절연막(16)을 식각하여 비트라인(14) 사이의 제 1 폴리실리콘 플러그(13)가 노출되는 스토리지노드 콘택홀을 형성한다.
도 1b에 도시된 바와 같이, 스토리지노드 콘택홀을 포함한 전면에 플러그용 폴리실리콘을 증착하여 제 2 폴리실리콘 플러그인 스토리지노드 콘택 플러그(18)를 형성한다.
그러나, 상술한 홀형 자기정렬콘택 식각 공정은 소자의 디자인룰이 감소하고 공정이 고집적화됨에 따라 포토(Photo) 공정시 오정렬로 인해 콘택 오픈 불량(A)이 발생되고(도 2a 참조), 자기정렬콘택 식각을 적용하기 위해 필수적인 비트라인 하드마스크 질화막과 스페이서 질화막에 의한 비트라인 기생 캐패시턴스 문제, 그리고 제 2 층간절연막이 비트라인 사이를 충분히 채우지 못하는 보이드(B)가 발생되는 문제점이 있다(도 2b 참조).
이러한 문제점을 해결하기 위해서 2층의 폴리실리콘플러그를 이용하는 공정과 라인형 자기정렬콘택 식각 공정이 제안되었으나, 2층의 폴리실리콘플러그를 이용하는 공정은 두 번째 폴리실리콘 플러그를 형성하기 위한 마스크 공정과 식각 공정이 상대적으로 어려운 단점이 있다.
한편, 라인형 자기정렬콘택 공정은 통상 홀형태로 마스크를 형성하고 식각하던 공정을 라인형태의 마스크를 이용하여 식각하는 공정으로 라인형태의 마스크를 사용할 경우, 홀형태에 비해 포토 공정의 오버레이 마진(Overlay margin)이 크므로 포토 정렬 마진 문제는 개선이 가능하다.
도 3은 종래기술에 다른 예에 따른 스토리지노드 콘택의 형성 방법을 간략히 나타낸 도면으로서, 라인형 자기정렬 콘택 공정을 도시하고 있다.
도 3에 도시된 바와 같이, 소정 트랜지스터 제조 공정, 예컨대, 워드라인, 소스/드레인, 제 1 층간절연막(12)에 매립된 제 1 폴리실리콘 플러그(13)가 형성된 반도체기판(11)상에 다수의 비트라인(14)을 형성한다. 계속해서, 비트라인(14)의 양측벽에 접하는 질화막스페이서(15)를 형성한 후, 전면에 제 2 층간절연막(16)을 형성한다. 이 때, 질화막스페이서(15)를 이용하므로 제 2 층간절연막(16)의 갭필이 저하되어 보이드가 발생될 가능성이 크다.
계속해서, 라인형 마스크를 이용하여 자기정렬콘택 공정을 진행하는데, 제 2 층간절연막(16)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 라인형 마스크를 형성하고, 라인형 마스크를 이용하여 제 2 층간절연막(16)을 선택적으로 식각하여 질화막스페이서(15)가 형성된 비트라인(14)의 소정 부분을 노출시킨 다음, 계속해서 제 1 층간절연막(12)을 식각하여 제 1 폴리실리콘 플러그(13)의 표면을 노출시키는 스토리지노드 콘택홀을 형성한다. 이 때, 스토리지노드 콘택홀이 형성되지 않은 제 2 층간절연막(16)의 소정 부분이 잔류한다.
계속해서, 스토리지노드 콘택홀을 포함한 전면에 플러그용 폴리실리콘을 증착 및 리세스 에치백하여 콘택홀에 소정 부분 매립되는 스토리지노드 콘택(17)을 형성한다.
후속 공정으로 금속배선의 확산방지막을 증착한 후 화학적기계적연마나 에치백하여 스토리지노드 콘택상에 금속확산방지막(19)을 형성한다.
상술한 종래기술의 다른 예는 콘택을 형성하고자 하는 부분 및 인접부분을 라인 형태로 전부 식각하므로 포토 공정에서의 오정렬에 의해 콘택이 완전하게 형성되지 않는 문제를 해결할 수 있다.
그러나, 자기정렬콘택 공정을 진행하여야 하므로 비트라인의 스페이서 물질로 질화막을 사용하는 한, 비트라인의 기생캐패시턴스 문제는 해결할 수 없으며, 비트라인의 간격이 좁아져서 비트라인 사이에 형성되는 콘택의 종횡비(Aspect ratio)가 클 경우에는 제 2 층간절연막 증착시 보이드(C)가 발생된다.
만약, 제 2 층간절연막 증착시 발생된 보이드의 높이가 높아 화학적기계적연마후 표면으로 드러나게 되면 후속 폴리실리콘플러그를 위한 리세스 공정과 금속확산방지막의 증착과정에서 보이드에 금속확산방지막이 채워지게 되고 캐패시터간의 브릿지를 형성하게 되어 소자의 오류를 유발시키는 문제점이 있다.
또한, 라인형태의 자기정렬콘택 구조를 적용할 경우에는 동일한 층에서 제 2 층간절연막의 화학적기계적연마 공정과 금속확산방지막의 연마공정이 반복되어 이에 따른 공정마진이 감소하며 스토리지노드 콘택간을 서로 분리시키기 위한 산화막 슬러리를 사용하여 제 2 층간절연막의 화학적기계적연마를 진행하므로 콘택 플러그 물질로 산화막과 연마속도가 비슷한 물질인 폴리실리콘으로 그 적용이 제한된다. 이에 따라 전체 공정에서 폴리실리콘 리세스와 금속확산방지막의 증착 공정이 부가적으로 수반되므로 공정 단계가 증가하는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 비트라인의 기생캐패시턴스 및 층간절연막의 갭필 불량을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체기판상에 제 1 층간절연막을 형성하는 단계, 상기 제 1 층간절연막상에 다수의 비트라인을 형성하는 단계, 상기 비트라인을 포함한 전면에 제 2 층간절연막을 형성하는 단계, 상기 제 2 층간절연막상에 라인형 마스크를 형성하는 단계, 상기 라인형마스크를 이용한 자기정렬콘택 식각으로 상기 비트라인 사이를 노출시키는 스토리지노드 콘택홀을 형성하는 단계, 상기 노출된 비트라인의 양측벽에 접하는 스페이서를 형성하는 단계, 상기 스토리지노드 콘택홀을 포함한 전면에 금속막을 형성하는 단계, 및 상기 금속막을 금속슬러리를 이용한 화학적기계적연마로 연마하여 서로 분리되는 스토리지노드 콘택을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 나타낸 도면이다.
도 4a에 도시된 바와 같이, 소정 트랜지스터 제조 공정, 예컨대, 워드라인, 소스/드레인(도시 생략) 형성이 완료된 반도체기판(31)상에 제 1 층간절연막(32)을 형성한후, 제 1 층간절연막(32)을 선택적으로 식각하여 워드라인사이에 플러그용 콘택홀을 형성하고, 플러그용 콘택홀에 매립되는 스토리지노드콘택 및 비트라인콘택용 폴리실리콘 플러그(33)를 형성한다. 이 때, 폴리실리콘플러그(33)는 에치백에 의해 콘택홀에 소정 부분 매립된다.
계속해서, 폴리실리콘플러그(33)상에 다수의 비트라인(34)을 형성하는데, 비트라인(34)은 폴리실리콘플러그(33) 중 비트라인에 접속되는 부분(도시 생략)에 접속되는 적층구조이며, 비트라인(34)의 최상층에는 하드마스크(Hardmask)로서 후속 제 2 층간절연막 식각시 선택비를 가지는 질화막을 2000Å이상 증착하여 후속 화학적기계적연마후 1500Å 이상 잔류하도록 조절하여 화학적기계적연마공정의 공정마진을 충분히 확보한다.
계속해서, 비트라인(34)을 포함한 전면에 제 2 층간절연막(35)으로서 산화막을 형성한다.
도 4b에 도시된 바와 같이, 제 2 층간절연막(35)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 라인형 마스크(도시 생략)를 형성한다. 이처럼, 비트라인(34) 형성후 바로 스페이서를 형성하지 않고 제 2 층간절연막(35)을 형성하면 비트라인 양측 스페이서만큼 콘택의 종횡비가 감소하므로 제 2 층간절연막(35)의 갭필이 우수하다.
계속해서, 라인형 마스크를 이용하여 자기정렬콘택 식각을 진행하는데, 이 때, 제 2 층간절연막(35), 제 1 층간절연막(32)의 소정 부분을 식각하여 폴리실리콘플러그(33)의 표면이 노출되는 스토리지노드 콘택홀을 형성한다. 이 때, 비트라인(34) 하부에 제 1 층간절연막(32)이 잔류하고, 도면 부호 35a는 콘택식각이 이루어지지 않은 제 2 층간절연막이다.
도 4c에 도시된 바와 같이, 전면에 산화막을 증착한 후 전면식각하여 자기정렬콘택식각된 부분 즉, 제 1 층간절연막(32), 비트라인(34)의 적층구조의 양측벽에 접하는 산화막스페이서(36)를 형성한다. 이 때, 자기정렬콘택 식각후 산화막스페이서(36)를 형성하므로 유전상수가 큰 질화막대신 유전상수가 작은 산화막을 이용할 수 있어 비트라인(34)의 기생캐패시턴스를 감소시킬 수 있다.
도 4d에 도시된 바와 같이, 스토리지노드 콘택홀을 포함한 전면에 플러그용 물질로서 금속을 증착한 후 화학적기계적연마를 실시하여 스토리지노드 콘택홀에 완전히 매립되며 서로 분리되는 스토리지노드 콘택(37)을 형성한다. 여기서, 도면부호 35b는 평탄화된 제 2 층간절연막이다.
이 때, 플러그용 금속의 화학적기계적연마시 금속 슬러리만을 이용하는데, 통상적으로 금속의 화학적기계적연마용 슬러리의 경우 제 2 층간절연막(35a)인 산화막에 대한 연마 선택비가 50:1 이상이므로 산화막 연마는 불가능하지만 실제 패턴에서 높은 연마압력과 높은 연마테이블 속도를 가지는 연마조건과 증류수와 희석된 금속슬러리를 사용할 경우 금속슬러리의 산화막에 대한 연마선택비를 3:1∼5:1로 낮출 수 있다. 다시 말하면, 금속슬러리를 이용하여 하부에 존재하는 산화막을 연마할 경우, 패턴밀도가 높은 셀영역과 패턴밀도가 낮은 주변영역간의 연마속도 차이가 발생되지 않도록 연마압력과 연마테이블의 속도를 적절히 조절하여야 하며, 금속슬러리를 증류수(DiIonized water; DI)에 희석하여 그 희석비를 적절히 조절할 경우 산화막에 대한 선택비도 조절 가능하다.
예컨대, 400ft/분∼600ft/분(Feet/minute)의 플레이트 속도, 3000Å/분 이상의 연마속도, 3psi∼6psi의 연마압력, 금속슬러리와 증류수를 1:1∼1:3의 범위로 조절하고 연마시간에 따른 연마속도의 저하를 방지하기 위해 인시튜 조건(Insitu-conditioning)으로 연마공정을 진행한 경우, 주변영역과 셀영역의 경계지역에서 스토리지노드 콘택간 분리가 완전히 이루어짐을 알 수 있다(도 5 참조). 이 때, 연마속도를 한정하지 못하는 이유는 금속막의 연마율이 각 패턴에 따라 다르기 때문이다.
결국, 연마장치와 연마조건을 적절히 조절하면 금속슬러리를 사용하여 제 2 층간절연막의 제거가 가능하고 스토리지노드 콘택(37)으로서 폴리실리콘이 아닌 금속을 적용할 수 있다.
상기와 같은 경우, 통상 후속공정으로 진행되던 제 2 폴리실리콘 증착공정과 제 2 층간절연막의 화학적기계적연마, 제 2 폴리실리콘의 리세스 에치백공정을 생략할 수 있고, 비트라인의 스페이서 형성후 금속의 화학적기계적연마 공정에서 금속과 하부에 존재하는 산화막을 동시에 제거하여 스토리지노드 콘택간을 분리할 수 있으며, 동일층에서 제 2 층간절연막의 화학적기계적연마공정과 금속확산방지막의 연마공정이 반복적으로 이루어지지 않으므로 공정마진을 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 반도체 소자의 제조 방법은 비트라인 형성후 라인형 자기정렬콘택식각을 실시하므로 층간절연막의 충분한 갭필특성을 확보할 수 있으며, 자기정렬콘택식각후 스페이서를 형성하여 자기정렬콘택식각시의 어택을 고려하지 않아도 되기 때문에 유전상수가 작은 산화막을 스페이서로 사용할 수 있어 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
또한, 스토리지노드콘택으로 금속을 사용하고 금속슬러리만을 사용하여 화학적기계적연마공정을 실시하여 스토리지노드콘택간을 완전히 분리시키므로 전체 공정을 단순화시킬 수 있는 효과가 있다.
도 1a 내지 도 1b는 종래기술의 일예에 따른 홀형 스토리지노드 콘택의 형성 방법을 도시한 도면,
도 2a는 종래기술에 따른 콘택오픈 불량을 도시한 도면,
도 2b는 종래기술에 따른 보이드 발생을 도시한 도면,
도 3은 종래기술의 다른 예에 따른 라인형 스토리지노드 콘택의 형성 방법을 도시한 도면,
도 4a 내지 도 4d는 본 발명의 실시예에 따른 스토리지노드 콘택의 형성 방법을 도시한 도면,
도 5는 본 발며의 실시예에 따른 금속슬러리를 이용하는 화학적기계적연마시 셀영역과 주변영역의 경계면을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제 1 층간절연막
33 : 폴리실리콘플러그 34 : 비트라인
35 : 제 2 층간절연막 36 : 산화막스페이서
37 : 스토리지노드 콘택
Claims (8)
- 반도체 소자의 제조 방법에 있어서,반도체기판상에 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막상에 다수의 비트라인을 형성하는 단계;상기 비트라인을 포함한 전면에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막상에 라인형 마스크를 형성하는 단계;상기 라인형마스크를 이용한 자기정렬콘택 식각으로 상기 비트라인 사이를 노출시키는 스토리지노드 콘택홀을 형성하는 단계;상기 노출된 비트라인의 양측벽에 접하는 스페이서를 형성하는 단계;상기 스토리지노드 콘택홀을 포함한 전면에 금속막을 형성하는 단계; 및상기 금속막을 금속슬러리를 이용한 화학적기계적연마로 연마하여 서로 분리되는 스토리지노드 콘택을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속막의 화학적기계적연마시,상기 금속슬러리를 증류수에 희석시켜 상기 금속막과 상기 제 2 층간절연막의 연마선택비를 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 금속슬러리와 상기 증류수는 1:1 내지 1:3의 비율로 희석되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 층간절연막은 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서는 저유전상수를 갖는 절연막을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 절연막은 산화막을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속막의 화학적기계적연마시,400ft/분∼600ft/분의 플레이트 속도, 3psi∼6psi의 연마압력으로 이루어지되 인시튜 조건으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속막의 화학적기계적연마시,상기 금속막과 제 2 층간절연막의 선택비는 3:1∼5:1을 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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