KR20000004523A - 반도체 소자의 미세 콘택홀 형성 방법 - Google Patents

반도체 소자의 미세 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 콘택홀 형성 방법에 관한 것으로, 특히 반도체 소자의 콘택홀 형성 시 질화막을 식각 멈춤막으로 하는 SAC 공정을 적용하는 경우, 레이아웃상의 드로잉 크기보다 콘택홀을 크게 형성하는 감광 마스크를 형성하고, 상기 감광 마스크를 이용하여 산화막을 식각할 시, 질화막에 높은 선택비를 지닌 공정 윈도우(Window)를 얻을 수 있을 뿐만 아니라, 식각 프로파일을 보다 직각으로 형성할 수 있어 넓은 컨택 영역을 확보할 수 있게 하여 콘택홀 형성공정에 따른 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 미세 콘택홀 형성 방법
본 발명의 반도체 소자의 미세 콘택홀 형성방법에 관한 것으로, 특히 질화막을 식각 멈춤막으로 사용하는 셀프 얼라안 콘택(Self Align Contact; 이하 SAC 라 함) 공정 적용 시, 감광 마스크의 크기를 크게 할 수 있도록 하여 수직형상의 프로파일 형성을 용이하게 하고 넓은 콘택영역을 확보함에 의해 콘택홀 형성공정의 공정수율 및 소자의 신뢰성향상을 도모할 수 있는 반도체 소자의 미세 콘택홀 형성방법에 관한 것이다.
일반적으로 1G DRAM급 이상 고집적 반도체 소자의 콘택홀 형성 시, 질화막에 대한 고 선택비를 이용한 SAC 공정이 주로 사용된다.
반도체 소자가 점점 고집적화되어 감에 따라 콘택의 크기는 점차 줄어들고, 마스크 오정렬(mis-align)과 같은 공정 여유도는 콘택의 크기 감소만큼 줄어들지 않기 때문에 실제 콘택이 오픈되는 계속 줄어들게 된다.
또한 질화막을 식각 멈춤막으로 사용하는 SAC공정에서, 산화막 식각 시 질화막에 대한 고선택비를 얻기 위해 다량의 폴리머를 사용하기 때문에 산화막 식각 시 공정 여유도가 적어, 질화막 손상에 의한 워드라인 및 비트라인이 손상되고, 콘택의 오픈전에 식각 멈춤과 같은 문제가 발생함으로 반도체 소자 소자 제조 공정에 적용하기 어려운 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여, 반도체 소자의 콘택홀 형성 시 질화막을 식각 멈춤막으로 하는 SAC 공정을 적용하는 경우, 레이아웃상의 드로잉 크기(Drawing size)보다 콘택홀을 크게 형성하는 감광 마스크를 형성하고, 상기 감광 마스크를 이용하여 산화막을 식각할 시 질화막에 높은 선택비를 지닌 공정 윈도우(Window)를 얻을 수 있을 뿐만 아니라, 식각 프로파일을 보다 직각으로 형성할 수 있어 넓은 컨택 영역을 확보할 수 있게 하여 콘택홀 형성공정에 따른 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 미세 콘택홀 형성방법을 제공함에 그 목적이 있다.
도 1 내지 도 8 은 본 발명의 방법에 따른 반도체 소자의 미세 콘택홀 형성공정단계를 도시한 단면도
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 3 : 게이트 폴리
4 : 마스크 산화막 6 : 산화막 스페이서
7 : 산화막 8 : 질화막
9 : 평탄화 절연막(BPSG) 11 : 제 1 콘택 마스크
12 : 제 1 콘택홀 13 : 플러그 폴리
17 : 제 2 콘택 마스크 19 : 제 2 콘택홀
상기 목적을 달성하기 위한 본 발명의 방법은,
반도체 기판상에 게이트 산화막, 게이트 폴리 및 마스크 산화막을 차레로 형성하는 단계와,
상기 게이트 폴리 및 마스크 산화막에 걸친 측벽에 산화막 스페이서를 형성하는 단계와,
전체구조 상부에 소정두께의 질화막을 증착하는 단계와,
전체구조 상부에 제 1 평탄화 절연막을 증착하는 단계와,
상기 제 1 평탄화 절연막 상부에 감광막을 이용한 제 1 콘택 마스크를 형성하는 단계와,
상기 제 1 콘택 마스크를 이용하여 하부 평탄화 절연막을 식각하되, 그 하부의 질화막을 식각 멈춤막으로 이용하여 질화막 상부가 노출되기까지 식각하는 단계와,
상기 제 1 콘택 마스크를 제거한 후, 하부 산화막을 식각 멈춤막으로 이용하여 노출된 질화막을 식각하여 제 1 콘택홀을 형성하는 단계와,
전체구조 상부에 배선 폴리를 증착하여 상기 제 1 콘택홀을 채우는 단계와,
상기 중칙된 배선 폴리를 평탄화하여 제거하되, 상기 질화막을 식각 멈춤막으로 사용하여 증착된 폴리를 제거하는 단계와,
전체구조 상부에 제 2 미세 배선 절연막을 증착하는 단계와
상기 제 2 미세배선 절연막 상부에 감광막을 이용한 제 2 콘택 마스크를 형성하는 단계와,
상기 제 2 콘택 마스크를 이용하여 하부의 산화막을 식각하여 제 2 미세 콘택홀을 형성하는 단계를 포함한 구성으로 된다.
이하 첨부된 도면을 참조하여 본 발명의 상세한 설명을 하기로 한다.
도 1 내지 도 8 은 본 발명의 방법에 따른 반도체 소자의 미세 콘택홀 형성공정단계를 도시한 단면도이다.
도 1 을 참조하면, 반도체 기판(1)상에 게이트 산화막을 성장시킨 후, 게이트 폴리(3) 및 마스크 산화막(4)을 형성한 후, 감광막을 이용하여 게이트 마스크(미도시)를 형성하고, 상기 게이트 마스크를 이용하여 상기 마스크 산화막(4)을 식각한 후, 감광막을 제거한다.
다음 상기 마스크 산화막(4)을 이용하여 게이트 폴리(4)를 식각하고, 전체구조 상부에 스페이서 산화막(6)을 증착한 후, 식각하여 스페이서 산화막(6)을 형성한다.
이때 상기 스페이서 산화막(6)과 마스크 산화막(4) 비투라인/저장전극 노드와의 절연막으로 사용된다.
다음, 전체구조 상부에 상부에 소정두께의 질화막(7)을 증착한다. 상기 질화막(7)은 산화막 식각 시 식각 멈춤막으로 사용되며, 또한 후속 폴리 CMP 공정의 식각 멈춤막으로 사용된다.
도 2를 참조하면, 전체구조 상부에 미세 배선간 절연막(9)으로 비.피.에스.지(Boro Phospho Siligateglass ; 이하 BPSG 라 함)를 증착한 후 플로우를 진행하여 평탄화를 진행한다. 이때 상기 플로우 공정은 후속 감광 마스크 공정을 용이하게 한다.
다음, 상기 절연막(9) 상부에 감광막을 이용하여 제 1 콘택 마스클(11)를 형성한다.
도 3 을 참조하면, 상기 제 1 콘택 마스크(11)를 이용하여 하부 절연막(9)을 식각한다. 이때 질화막(7)을 식각 멈춤막으로 이용하여 질화막(7)의 상부가 노출되기 까지 절연막(7)을 식각한다.
도 4를 참조하면, 상부의 감광막(11)을 제거한 후, 하부 산화막(5)을 식각 멈춤막으로 이용하여 노출된 질화막(7)을 식각하여 제 1 콘택홀(12)을 형성한다.
이때 상기 1 콘택홀(12)은 레이아웃상의 드로잉 크기보다 0.01∼0.05㎛ 크게 형성한다.
도 5를 참조하면, 전체구조 상부에 배선 폴리(13)를 증착하여 상기 제 1 콘택홀(12)을 채운다. 이때 상기 폴리를 증착할 시 제 1 콘택홀(12)이 함몰되도록 충분히 공급하여 후속 화학기계적 연마(Chemical Mechanical Polishing ; 이하 CMP 라 함)를 이용한 평탄화 공정에서 콘택골이 형성되지 않도록 한다.
도 6 을 참조하면, CMP 공정을 이용하여 폴리(9)를 제거한다. 이때 상기 절연막(9) 식각 멈춤막으로 사용된 질화막(7)이 CMP 식각 멈춤막으로 사용된다.
도 7 을 참조하면, 상기 형성된 플러그 폴리(콘택 폴리)(13) 상부에 미세 배선 절연막으로 산화막(15)을 증착한다.
그리고 상기 산화막(15)에 감광막을 이용하여 제 2 콘택 마스크(17)를 디파인한다. 이때 레이아웃상의 크기에 맞게 컨택홀을 형성한다.
도 8 을 참조하면, 상기 감광 마스크(17)를 이용하여 하부의 노출된 산화막(15) 식각을 진행한 다음, 감광 마스크(17)를 제거하여 미세 콘택홀(19)을 형성한다.
이상 상술한 바와 같이, 본 발명의 방법에 따라 질화막을 식각 멈춤막으로 사용하는 SAC 공정 적용 시, 감광 마스크의 크기를 크게 할 수 있어 대략 수직형상의 프로파일을 얻기가 용이함과 아울러, 넓은 콘택영역을 확보할 수 있다.
또한 식각 절연막으로 사용된 질화막을 CMP를 이용한 평탄화 공정시 식각 멈춤막으로 사용하기 때문에 공정진행이 매우 용이하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판상에 게이트 산화막, 게이트 폴리 및 마스크 산화막을 차레로 형성하는 단계와,
    상기 게이트 폴리 및 마스크 산화막에 걸친 측벽에 산화막 스페이서를 형성하는 단계와,
    전체구조 상부에 소정두께의 질화막을 증착하는 단계와,
    전체구조 상부에 제 1 평탄화 절연막을 증착하는 단계와,
    상기 제 1 평탄화 절연막 상부에 감광막을 이용한 제 1 콘택 마스크를 형성하는 단계와,
    상기 제 1 콘택 마스크를 이용하여 하부 평탄화 절연막을 식각하되, 그 하부의 질화막을 식각 멈춤막으로 이용하여 질화막 상부가 노출되기까지 식각하는 단계와,
    상기 제 1 콘택 마스크를 제거한 후, 하부 산화막을 식각 멈춤막으로 이용하여 노출된 질화막을 식각하여 제 1 콘택홀을 형성하는 단계와,
    전체구조 상부에 배선 폴리를 증착하여 상기 제 1 콘택홀을 채우는 단계와,
    상기 중칙된 배선 폴리를 평탄화하여 제거하되, 상기 질화막을 식각 멈춤막으로 사용하여 증착된 폴리를 제거하는 단계와,
    전체구조 상부에 제 2 미세 배선 절연막을 증착하는 단계와
    상기 제 2 미세배선 절연막 상부에 감광막을 이용한 제 2 콘택 마스크를 형성하는 단계와,
    상기 제 2 콘택 마스크를 이용하여 하부의 산화막을 식각하여 제 2 미세 콘택홀을 형성하는 단계를 포함한 구성으로 되는 반도체 소자의 미세 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 평탄화 절연막으로 BPSG 를 사용하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  3. 제 1 항에 있어서,
    상기 제 1 콘택홀 형성시 형성하고자 하는 실제크기보다 0.01∼0.05㎛ 크게 형성하는 것을 특징으로 하는 반도체 소자의 밋 콘택홀 형성방법.
  4. 제 1 항에 있어서,
    상기 식각 멈춤막으로 사용된 질화막대신 폴리, PE-나이트라이드, LP-나이트라이드 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  5. 제 1 항에 있어서,
    상기 제 1 콘택홀은 비트라인 또는 저장전극 콘택홀인 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  6. 제 1 항에 있어서,
    상기 폴리를 증착할 시 콘택홀이 함몰되도록 충분히 공급하여 후속 평탄화 공정에서 콘택골이 형성되지 않도록 하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
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* Cited by examiner, † Cited by third party
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KR20100053455A (ko) * 2008-11-11 2010-05-20 가부시끼가이샤 르네사스 테크놀로지 반도체 장치 및 그 제조 방법

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