KR20010075778A - 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자 및 그제조방법 - Google Patents

Abstract

본 발명은 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자 및 그 제조방법을 제공한다.

본 발명은 반도체 소자 제조 공정 중에 비트라인을 형성시, 콘택홀을 채우고 있는 폴리 실리콘층을 식각공정으로 그 표면을 함몰시켜, 하부의 비트라인 콘택홀과 비트라인의 오정렬로 인한 매몰 금속층과 비트라인 콘택 패드의 과도한 식각을 방지한다. 또한 비트라인 콘택홀의 내부에 존재하는 매몰 금속층과 콘택 패드의 표면을 보호하여 고집적 반도체 소자에 적당한 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자 및 그 제조방법을 제공하는 것이다.

Description

함몰된 비트라인 콘택 패드를 구비하는 반도체 소자 및 그 제조방법 {Recessed bit line contact pad in semiconductor device and a manufacturing method thereof}

본 발명은 반도체 소자에 대한 것으로, 특히 비트라인 콘택 패드의 구조 및그 제조방법에 관한 것이다.

반도체 소자가 더욱 고집적화 되어가면서 소자를 제조하는 공정의 마진(margin)이 갈수록 줄어들고 있다.

특히, 비트라인 콘택홀과 비트라인의 정렬 마진은 더욱 부족하여 비트라인 식각시에 비트라인 콘택홀이 비트라인과 완전히 중첩되지 않아 비트라인 콘택홀의 일부가 노출하게 된다. 이러한 경우, 비트라인 콘택홀 내부의 폴리 실리콘(poly silicon)층과 비트라인으로 사용하는 텅스텐(W)층 사이에 형성되어 접촉을 향상시켜 주어 접촉저항을 줄여주는, 텅스텐의 하부의 매몰금속층인 TiN이 소모되고 그 하부막질인 폴리 실리콘층도 표면이 손상되어 접촉이 불량하게 되어 반도체 소자가 정상적으로 작동하지 않는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 전술한 제반의 문제점들을 초래하지 않고, 고집적 반도체 소자에 있어서 접촉저항이 감소되지 않고 소자의 동작을 원할하게 유지시켜 주는 비트라인 콘택 패드를 구비하는 반도체 소자를 제공하는 것이다.

본 발명이 이루고자 하는 또 다른 기술적 과제는, 전술한 제반의 문제점들을 초래하지 않고, 고집적 반도체 소자에 있어서 접촉저항이 감소되지 않고 소자의 동작을 원할하게 유지시켜 주는 비트라인 콘택 패드를 구비하는 반도체 소자의 제조방법을 제공하는 것이다.

도 1는 반도체 소자에서의 비트라인 콘택홀과 오정렬되어진 비트라인을 개략적으로 도시한 평면도이다.

도 2은 도 1의 2-2' 방향의 단면을 개략적으로 도시한 것이다.

도 3는 도 1의 비트라인부의 3-3' 방향의 개략적인 단면과 층간 절연막의 하단부의 2-2' 방향의 개략적인 단면을 복합적으로 도시한 것이다.

도 4 내지 도 6은 본 발명에 의해 형성되어진 반도체 소자에서의 비트라인 콘택홀과 비트라인을 개략적으로 도시한 평면도이다.

전술한 기술적 과제를 달성하기 위한, 본 발명에 따른 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자는, 반도체 기판상의 복수개의 게이트 구조의 측벽에 형성된 스페이서 사이에, 상기 기판의 일부 표면을 노출하면서 형성된 콘택홀을 채우며 소정의 깊이만큼 함몰되어 낮아진 표면을 갖는 비트라인 콘택 패드; 및 상기 비트라인 콘택 패드의 상부에 형성된 비트라인을 포함하는 것을 특징으로 한다.

한편, 전술한 또 다른 기술적 과제를 달성하기 위한, 본 발명에 따른 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자의 제조방법은, 반도체 기판상의 복수개의 게이트 구조의 측벽에 형성된 스페이서 사이에, 상기 기판의 일부 표면을 노출하는 제1 비트라인 콘택홀을 형성하는 단계; 상기 제1 비트라인 콘택홀을 채워주는 비트라인 콘택 패드를 형성하는 단계; 상기 게이트 구조 및 상기 비트라인 콘택 패드의 상부에 증착된 절연막을 패터닝하여, 상기 비트라인 콘택 패드를 노출시키는 제2 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택 패드의 노출되어진 표면이 하방으로 함몰되도록, 상기 비트라인 콘택 패드를 선택적으로 식각하는 단계; 상기 비트라인 콘택 패드의 상부에 도전층을 형성하는 단계; 및 상기 도전층을 식각하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하 본 발명에 따른 본 발명에 따른 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자 및 그 제조방법에 대해 상세히 설명한다. 그러나, 본 발명은 아래에서 상술하는 실시예에 한정되는 것은 아니며 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알 수 있도록 한다.

도 1은 반도체 소자에서의 비트라인 콘택홀과 오정렬되어진 비트라인을 개략적으로 도시한 평면도이다.

도 2는 도 1의 2-2' 방향의 단면을 개략적으로 도시한 것이다.

도 1 및 2를 참조하면, 비트라인 콘택홀(15)과 비트라인(22)이 서로 중첩되지 않고 오정렬이 발생되어 비트라인 콘택홀(15)이 드러나고 폴리 실리콘층(16)이 노출된다.

현재의 반도체 소자는 집적도를 향상시키기 위해 공정마진이 거의 없을 정도로 디자인 룰(design rule)을 가져가고 있다. 예컨대, 1G DRAM에 있어서 비트라인 콘택홀의 직경(W1)은 약 1,300Å정도이고 비트라인의 폭(W2)은 약 1,300~1,500Å정도이어서, 공정마진이 거의 없는 상태로 텅스텐(W) 증착 후 비트라인(22) 형성을 위한 사진식각공정을 진행하고 있다.

그러므로 약간의 공정상의 오차만 있어도 도 1에 도시된 것 처럼, 비트라인 콘택홀(15)이 드러나 보인다.

한편, 실리콘 기판(10) 상에 폴리 실리콘(12a), 텅스텐(12b), 실리콘 나이트라이드(Si₃N₄)(12c)를 증착한 뒤 사진식각공정을 진행하여 게이트 구조(12)를 형성한다. 그리고 도 2에 도시되어진 것처럼, 게이트 구조(12)의 측벽에 스페이서(14)를 형성하여, 기판의 일부 표면을 노출하게 하여 비트라인 콘택홀(15)을 형성한다. 이러한 비트라인 콘택의 콘택홀(15)은 폴리 실리콘층(16)과 같은 도전물질로 채워 콘택 패드를 형성한 다음에 층간 절연막으로 산화막(18)을 증착한다. 그리고 사진식각공정을 통하여 비트라인 콘택홀(15) 내부의 폴리 실리콘층(16)이 노출될 수 있도록 한 다음, TiN막을 포함하는 매몰금속층(20)과 텅스텐(21)을 증착한 다음 사진식각 공정을 진행하여 비트라인(22)을 형성한다.

도 3는 비트라인부의 개략적인 단면은 도 1의 3-3' 방향, 층간 절연막(18)의하단부의 개략적인 단면은 도 1의 2-2' 방향으로 복합적으로 도시한 것이다.

도 3을 참조하면, 비트라인(22)형성을 위해 텅스텐층(21)과 매몰금속층(20)인 TiN막을 순차적으로 식각한다. 그런데 비트라인 콘택홀(15)과 비트라인(22)사이의 정렬 마진의 부족으로, 비트라인 콘택홀(15)이 노출된 상태로 진행을 할 경우, 매몰금속층(20)의 식각공정시 폴리 실리콘층 상부에 증착되어 있는 매몰금속층(20)까지 식각이 되어버리고 폴리 실리콘층(16)의 일부까지도 식각이 되어버린다.

그래서 도 3에 도시된 것처럼, 비트라인(22)과 비트라인 콘택홀(15) 내의 폴리 실리콘층(16)사이의 접촉을 불량하게 하여, 반도체 소자의 수율저하 등 소자의 동작을 불능하게 하는 문제점이 발생하게 된다.

특히, 매몰금속층(20)이 TiN막인 경우, 텅스텐층(21) 증착시에 사용하는 WF₆가스의 불소(Fluorine) 성분이 TiN막의 결정 사이를 침투하여 폴리 실리콘층(16)과 TiN막 사이에 형성된 TiSix를 손상시키면서 하부의 콘택 패드를 구성하는 폴리 실리콘층(16)까지 손상을 준다.

도 4 내지 도 6은 본 발명에 의해 형성되어진 반도체 소자에서의 비트라인 콘택부와 비트라인을 개략적으로 도시한 평면도이다.

도 4를 참조하면, 게이트 구조(102)의 측벽에 스페이서(104)를 형성하고 기판의 일부 표면을 노출하게 하여 제1 비트라인 콘택홀(105a)을 형성한다. 그리고 제1 비트라인 콘택홀(105a) 및 게이트 구조(102) 상부에 전면적으로 폴리 실리콘과 같은 도전물질을 증착하여 폴리 실리콘과 같은 도전물질을 콘택홀(105a)에 채운 다음, CMP(chemical mechanica polishing)공정을 이용하여 게이트 구조(102) 상부의폴리 실리콘층을 제거하여 도 4에 도시되어진 것처럼 폴리 실리콘층(106)을 형성한다.

도 5를 참조하면, 층간 절연막으로 산화막(108)을 게이트 구조(102) 및 폴리 실리콘층(106) 상부에 증착한다. 그리고 사진식각공정을 통하여 산화막(108)을 패터닝하여 제1 비트라인 콘택홀(105a)의 콘택 패드인 폴리 실리콘층(106)이 노출될 수 있도록 한다. 그런 다음, 콘택 식각 공정을 진행하여 콘택홀(105a) 내부에 채워져 있는 폴리 실리콘층(106)을 약 200Å 이상 식각하여 제2 비트라인 콘택홀(105b)을 형성한다.

그러면 도 5에 도시된 것처럼, 콘택 패드의 폴리 실리콘층(106)의 표면(116)의 양 끝단은 인접 스페이서(104)의 측벽에 걸칠 수 있도록 콘택홀(105a) 깊숙히 함몰되어 형성되며, 식각량만큼 더 깊어져 그 표면의 위치가 낮아진다.

도 6을 참조하면, 매몰금속층(110)으로 쓰이는 TiN 200~300Å과 텅스텐층(112)을 폴리 실리콘층(106) 및 산화막(108)의 상부에 순차적으로 증착한다. 후속 사진공정으로 포토레지스트(photoresist)로 마스크 패턴(119)을 형성하고 식각공정을 진행하여 비트라인(114)을 형성한다.

한편, 이러한 구조에서 공정마진의 부족으로 비트라인(114)의 형성시 오정렬이 발생하더라도, 콘택홀(105a) 내의 폴리 실리콘층(106)의 손상은 막을 수 있어 접촉저항의 증가 또는 접촉불량으로 인한 반도체 소자의 불량을 방지할 수 있다.

도 6에 도시된 것처럼, 마스크 패턴(119)과 하부의 비트라인 콘택홀과 완전히 중첩되지 않고 오정렬이 발생할 경우, 텅스텐층(112) 식각시 텅스텐층(112)의한쪽 측벽은 단차(120)가 형성되며, 계속되는 매몰금속층(110) 식각시에는 매몰금속층(110)의 한쪽 끝단이 게이트 구조(102)의 표면(118)과 폴리 실리콘층(106)의 표면(116)사이에 위치하게 되어 하부 폴리 실리콘층(106) 손상을 막을 수 있다.

또한, 단차(120)와 폴리 실리콘층의 표면(116)사이의 이격된 거리는 종래의 반도체 소자에서 오정렬에 의해 발생되는 거리보다 더욱 길어지게 된다. 이렇게 길어진 이격거리는 하부 매몰금속층(110)이 과도하게 식각되는 것을 막아주는 역할을 하게된다. 그리고 형성된 매몰금속층(110)은 인접한 스페이서(104)의 측벽을 포함하는 콘택홀의 벽면과 폴리 실리콘층의 표면(116)을 따라 형성되어 있어 과도식각이 진행되어도 폴리 실리콘층(106)의 표면(116)에 접촉하는 매몰금속층(110)의 손상은 방지하게 된다.

이러한 매몰금속층(110)은 하부의 도전층인 폴리 실리콘층(106)과 상부의 도전층인 텅스텐층(112)사이의 접촉을 향상시켜 주는 TiN을 포함한 도전성 막질을 사용하는 것이 바람직하며, TiN사용시에는 폴리 실리콘층(116)에 TiSix 막질이 형성되어 더욱 접촉을 향상시킨다. 또한 이러한 매몰금속층(110)은 측부의 산화막(108)에 함유된 실리콘과 같은 도전성을 감소시키는 물질의 확산을 방지하기 위한 장벽금속층의 역할을 한다.

이상의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않는다. 여기서 특정한 용어들이 사용되어졌으나, 이는 단지 본 발명을 상세하게 설명하기 위한 목적이며 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것은 아니다.

이상의 설명에서와 같이, 본 발명에 따르는 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자 및 그 제조방법에 의하면, 반도체 소자 제조 공정 중에 비트라인을 형성시, 콘택홀을 채우고 있는 폴리 실리콘층을 식각하여 그 표면을 함몰시켜 그 위치가 콘택홀 깊숙히 위치하도록 함으로써 하부 비트라인 콘택홀과 비트라인의 오정렬으로 인한 매몰금속층의 과도한 식각을 방지한다. 또한 하부의 콘택 패드의 구성물질인 폴리 실리콘층의 표면을 보호해 줌으로써 고집적 반도체 소자에 적당한 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자 및 그 제조방법을 제공하는 것이다.

Claims (6)

1. 반도체 기판상의 복수개의 게이트 구조의 측벽에 형성된 스페이서 사이에, 상기 기판의 일부 표면을 노출하면서 형성된 콘택홀을 채우며 소정의 깊이만큼 함몰되어 낮아진 표면을 갖는 비트라인 콘택 패드; 및

   상기 비트라인 콘택 패드의 상부에 형성된 비트라인을 포함하는 것을 특징으로 하는 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자.
2. 제 1항에 있어서, 상기 비트라인은 상기 비트라인 콘택 패드의 상부에서, 상기 컨택홀의 벽면과 상기 비트라인 콘택 패드의 표면을 따라 소정의 두께로 형성된 매몰금속층과 상기 매몰금속층의 상부에 형성된 도전층을 포함하는 것을 특징으로하는 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자.
3. 제 2항에 있어서, 상기 매몰금속층의 적어도 어느 한쪽 끝단은 상기 게이트 구조의 표면과 상기 비트라인 콘택 패드의 표면사이에 위치하는 것을 포함하는 것을 특징으로 하는 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자.
4. 반도체 기판상의 복수개의 게이트 구조의 측벽에 형성된 스페이서 사이에, 상기 기판의 일부 표면을 노출하는 제1 비트라인 콘택홀을 형성하는 단계;

   상기 제1 비트라인 콘택홀을 채워주는 비트라인 콘택 패드를 형성하는 단계;

   상기 게이트 구조 및 상기 비트라인 콘택 패드의 상부에 증착된 절연막을 패터닝하여, 상기 비트라인 콘택 패드를 노출시키는 제2 비트라인 콘택홀을 형성하는 단계;

   상기 비트라인 콘택 패드의 노출되어진 표면이 하방으로 함몰되도록, 상기 비트라인 콘택 패드를 선택적으로 식각하는 단계;

   상기 비트라인 콘택 패드의 상부에 도전층을 형성하는 단계; 및

   상기 도전층을 식각하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자의 제조방법.
5. 제 4항에 있어서, 상기 비트라인 콘택 패드를 선택적으로 식각하는 단계는, 선택적으로 식각되어지는 식각량이 200Å 이상인 것을 특징으로 하는 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자의 제조방법.
6. 제 4항에 있어서, 상기 도전층을 형성하는 단계는, TiN을 포함하는 매몰금속층을 증착한 뒤 텅스텐을 포함하는 도전물질로 증착하는 단계를 포함하는 것을 특징으로 하는 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자의 제조방법.