KR0168523B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 커패시터 하부전극 또는 비트라인을 콘택시키기 위한 콘택홀을 형성하는 공정에서 오정렬로 인해 반도체기판이 과식각되어서 커패시터 하부전극 또는 비트라인과 반도체기판의 웰영역이 단락되는 것을 방지할 수 있는 반도체장치의 제조 방법에 관한 것으로, 반도체기판상에 게이트산화막, 제1절연막, 그리고 제1산화막을 순차적으로 형성하는 공정과; 상기 제1산화막, 제2절연막, 게이트산화막, 그리고 반도체기판을 소정의 두께로 식각하여 소자분리영역을 형성하는 공정과; 상기 소자분리영역을 포함하여 상기 제1산화막상에 제2산화막을 형성하는 공정과; 상기 제1절연막의 상부표면이 드러날 때까지 상기 제2산화막 및 상기 제1산화막을 식각하여 평탄화하는 공정과; 상기 제1절연막을 제거하는 공정과; 상기 게이트산화막상에 게이트전극과 상부막을 형성하는 공정과; 상기 반도체기판 전면에 불순물 이온을 주입하여 불순물 영역을 형성하는 공정과; 상기 게이트전극 및 상기 상부막의 양측벽에 게이트스페이서를 형성하는 공정과; 상기 반도체기판 전면에 제2절연막을 형성하는 공정과; 상기 제2절연막상에 제1층간절연막을 형성하는 공정과; 상기 반도체기판의 콘택홀 영역을 정의하여 상기 제1층간절연막을 식각하는 공정과; 상기 콘택홀 영역의 상기 제2절연막 및 상기 게이트산화막을 순차적으로 식각하는 공정과; 상기 콘택홀 영역에 플러그 불순물이온 주입하는 공정과; 상기 콘택홀을 충진하면서 상기 제1층간절연막상에 패드전극을 형성하는 공정과; 상기 패드전극상에 비트라인이 콘택되는 콘택홀을 갖는 제2층간절연막을 형성하는 공정과; 상기 콘택홀을 충진하면서 상기 제2층간절연막상에 비트라인을 형성하는 공정을 포함하고 있다. 이와같은 방법에 의해서, 커패시터 하부전극 또는 비트라인을 콘택시키기 위한 콘택홀을 형성하는 공정에서 오정렬로 인해 반도체기판이 과식각되는 것을 방지할 수 있고, 이에 따라 커패시터 하부전극 또는 비트라인과 반도체기판의 웰영역이 단락되어 누설전류가 증가하는 것을 방지할 수 있다.

Description

반도체장치의 제조방법
제1도는 통상의 반도체장치의 평면적인 구조를 개략적으로 도시한 레이아웃.
제2도는 제1도의 레이아웃을 A-A'의 방향으로 절단한 단면의 구조를 보여주고 있는 단면도.
제3도는 제1도의 레이아웃을 B-B'의 방향으로 절단한 단면의 구조를 보여주고 있는 단면도.
제4(a)도 내지 제4(j)도는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 보여주고 있는 순차 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12 : 게이트산화막
14 : 제1절연막 16 : 제1산화막
18 : 제2산화막 20 : 게이트전극
22 : 상부막 24 : 불순물영역
25 : 게이트스페이서 26 : 제2절연막
28 : 제2층간절연막 34 : 제2층간절연막
본 발명은 반도체장치의 제조에 관한 것으로, 좀 더 구체적으로는 커패시터 하부전극 또는 비트라인을 콘택시키기 위한 콘택홀을 형성하는 공정에서 오정렬(mis-align)로 인해 반도체기판이 과식각되어서 커패시터 하부 전극 또는 비트라인과 반도체기판의 웰영역(well region)이 단락되는 것을 방지할 수 있는 반도체장치의 제조 방법에 관한 것이다.
반도체장치가 고집적화되면서 반도체장치를 구성하고 있는 소자의 크기도 점점 작아지고, 이에 따라 반도체장치를 구성하기 위한 디자인 룰(design rule)도 점차 감소하는 추세이다.
이로 인해, 반도체장치의 주변회로 영역에 비해 상대적으로 조밀한 패턴을 갖는 메모리 셀 영역에서 커패시터의 하부전극 및 비트라인이 접속되는 콘택홀을 형성하기 위한 포토리소그라피(photolithography)공정을 수행하는 데는 많은 어려움이 따른다.
이는 특히, 1G DRAM(giga dynamic random access memory)을 제조하는 공정에서 많은 문제점을 유발하는데, 0.15㎛급 이하의 디자인 룰을 필요로 하는 1G DRAM의 제조에 있어서 공정마진(margin)의 확보는 시급히 극복해야할 과제이다.
제1도는 통상의 반도체장치의 평면적인 구조를 개략적으로 도시하고 있는 레이아웃이고, 제2도 그리고 제3도는 상기 제1도를 각각 A-A' 그리고 B-B'의 방향으로 절단한 단면의 구조를 도시하고 있다.
제1도를 참조하면, 통상의 반도체장치는 활성영역(200)과 직각을 이루는 방향으로 라인형의 워드라인(word line, 100)이 형성되어 있고, 상기 워드라인(100)과 워드라인(100)사이의 상기 활성영역(200)상에 커패시터의 하부전극이 콘택되는 콘택홀(300)과 비트라인이 콘택되는 콘택홀(400)이 정의되어 있다.
그러나, 제1도에 도시된 바와같이 하부전극 또는 비트라인이 콘택되는 콘택홀(300, 400)을 형성하는 공정에서 오정렬이 발생하면, 콘택홀(300, 400)이 활성영역(200)을 벗어나기 때문에 제2도와 제3도에 참조번호 A로 도시된 바와같이 반도체기판이 과식각되는 문제점이 야기된다.
이에 따라, 제2도와 제3도에 도시된 바와같이, 상기 콘택홀(300, 400)에 접속되는 커패시터 하부전극 또는 비트라인과 상기 반도체기판의 웰영역이 단락되면서 누설전류(leakage current)가 증가하는 심각한 문제점이 발생한다.
이와같이 커패시터의 하부전극 또는 비트라인이 콘택되는 콘택홀을 형성하는 공정에서의 오정렬로 인해 반도체기판이 과식각되는 문제점을 해결하기 위하여 근래에는 절연막의 높이를 감소시키는 방안이 제기되고 있지만, 이 방법은 반도체장치의 평탄화라는 관점에 역행하는 문제점을 안고 있다.
이와같은 문제점을 해결하기 위한 본 발명의 목적은, 커패시터 하부전극 또는 비트라인을 콘택시키기 위한 콘택홀을 형성하는 공정에서 오정렬로 인해 반도체기판이 과식각되어서 커패시터 하부전극 또는 비트라인과 반도체기판의 웰영역이 단락되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체장치의 제조 방법은, 반도체기판상에 게이트산화막, 제1절연막, 그리고 제1산화막을 순차적으로 형성하는 공정과; 상기 제1산화막, 제1절연막, 게이트산화막, 그리고 반도체기판을 소정의 두께로 식각하여 소자분리영역을 형성하는 공정과; 상기 소자분리영역을 포함하여 상기 제1산화막상에 제2산화막을 형성하는 공정과; 상기 제1절연막의 상부 표면이 드러날 때까지 상기 제2산화막 및 상기 제1산화막을 식각하여 평탄화하는 공정과; 상기 제1절연막을 제거하는 공정과; 상기 게이트산화막상에 게이트전극과 상부막을 형성하는 공정과; 상기 반도체기판 전면에 불순물이온을 주입하여 불순물 영역을 형성하는 공정과; 상기 게이트전극 및 상기 상부막의 양측벽에 게이트스페이서를 형성하는 공정과; 상기 반도체기판 전면에 후속 콘택홀을 형성하기 위한 식각공정에서 식각저지층으로 사용되는 제2절연막을 형성하는 공정과; 상기 제2절연막상에 제1층간절연막을 형성하는 공정과; 상기 반도체기판의 콘택홀 영역을 정의하여 상기 제1층간절연막을 식각하는 공정과; 상기 콘택홀 영역의 상기 제2절연막 및 상기 게이트산화막을 순차적으로 식각하는 공정과; 상기 콘택홀 영역에 플러그 불순물이온 주입하는 공정과; 상기 콘택홀을 충진하면서 상기 제1층간절연막상에 패드전극을 형성하는 공정과; 상기 패드전극상에 비트라인이 콘택되는 콘택홀을 갖는 제2층간절연막을 형성하는 공정과; 상기 콘택홀을 충진하면서 상기 제2층간절연막상에 비트라인을 형성하는 공정을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 게이트산화막은 약 200정도의 범위내에서 형성된다.
이 특징의 바람직한 실시예에 있어서, 상기 제1절연막은 약 1000정도의 범위내에서 형성된다.
이 특징의 바람직한 실시예에 있어서, 상기 제1절연막은 Si3N4를 사용하여 형성된다.
이 특징의 바람직한 실시예에 있어서, 상기 제1산화막은 상기 소자분리영역을 형성하는 공정에서 식각저지층으로 사용된다.
이 특징의 바람직한 실시예에 있어서, 상기 제2산화막은 약 7000정도의 범위내에서 형성된다.
이 특징의 바람직한 실시예에 있어서, 상기 제2산화막의 평탄화 공정은 상기 제1절연막을 식각저지층으로 사용하여 진행된다.
이 특징의 바람직한 실시예에 있어서, 상기 상부막은 약 1000정도의 범위내에서 형성된다.
이 특징의 바람직한 실시예에 있어서, 상기 제2절연막은 약 300정도의 범위내에서 형성된다.
이 특징의 바람직한 실시예에 있어서, 상기 제2절연막은 SiN을 사용하여 형성된다.
이 특징의 바람직한 실시예에 있어서, 상기 제1층간절연막의 식각공정은 상기 제2절연막을 식각저지층으로 사용하여 진행된다.
이 특징의 바람직한 실시예에 있어서, 상기 제1층간절연막은 상기 제2절연막에 비해 상대적으로 높은 식각선택비를 갖는다.
이와같은 방법에 의해서, 커패시터 하부전극 또는 비트라인을 콘택시키기 위한 콘택홀을 형성하는 공정에서 오정렬로 인해 반도체기판이 과식각되는 것을 방지할 수 있고, 이에 따라 커패시터 하부전극 또는 비트라인과 반도체기판의 웰영역이 단락되어 누설전류가 증가하는 것을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면 제4(a)도 내지 제4(j)도에 의거해서 상세히 설명한다.
제4(d)도 내지 제4(i)도를 참고하면, 본 발명의 바람직한 실시예에 따른 반도체장치의 제조 방법은, 소자분리영역을 형성하여 활성영역과 비활성영역으로 정의되며, 반도체기판상에 게이트산화막을 사이에 두고, 게이트전극과 상부막을 구비하고 있되, 그 양측에 게이트스페이서가 형성되어 있고, 반도체기판에 불순물 영역이 정의되어 있는 상기 반도체기판 전면에 제2절연막과 제1층간절연막을 순차적으로 형성하고, 상기 제2절연막을 식각저지층으로 사용하여 상기 제1층간절연막을 식각하고, 상기 제2절연막과 게이트산화막을 순차적으로 식각하여 콘택홀을 형성하는 공정을 포함한다. 이러한 방법에 의해서, 반도체장치의 콘택홀을 형성하는 공정에서 오정렬로 인해 반도체기판이 과식각되는 것을 방지할 수 있고, 이에 따라 커패시터 하부전극 또는 비트라인과 반도체기판의 웰영역이 단락되는 것을 방지할 수 있다.
제4(a)도 내지 제4(j)도에는 본 발명의 실시예에 따른 반도체장치의 제조방법이 순차적으로 도시되어 있다.
제4(a)도 내지 제4(j)도의 참조번호 B로 도시된 영역은 제1도 레이아웃을 B-B'의 방향으로 절단한 단면을 도시하고 있고, 제4(d)도 내지 제4(j)도의 참조번호 C로 도시된 영역은 제1도 레이아웃의 C-C'의 방향으로 절단한 단면을 도시하고 있다.
제4(a)도를 참조하면, 반도체기판(10)상에 게이트산화막, 제1절연막, 그리고 제1산화막을 순차적으로 형성하고, 이어, 이 기술분야에서 잘 알려진 기술로 상기 제1산화막, 제1절연막, 게이트산화막, 그리고 반도체기판(10)을 소정의 두께로 식각하여 소자분리영역(17)을 형성한다.
여기에서 상기 게이트산화막(12)은 약 200정도의 범위내에서 형성되고, 상기 제1절연막(14)은 약 1000정도의 범위내에서 Si3N4를 사용하여 형성된다. 그리고, 상기 제1산화막(12)은 상기 소자분리영역(17)을 형성하는 공정에서 식각저지층으로 사용된다.
다음, 상기 소자분리영역(17)을 포함하여 상기 제1산화막(16)상에 제2산화막을 형성한 후, 제4(b)도에 도시된 바와 같이 상기 제1절연막(14)의 상부 표면이 드러날 때까지 상기 제2산화막 및 상기 제1산화막(16)을 식각하여 평탄화하면, 상기 소자분리영역(17)이 제2산화막(18)으로 충진된다.
이때, 상기 제2산화막은 약 7000정도의 범위내에서 형성되고, 상기 제2산화막을 평탄화하는 공정은 상기 제1절연막(14)을 식각저지층으로 사용하여 진행된다.
이어서, 제4(c)도에 있어서, 상기 제1절연막(14)을 제거하여 상기 게이트 산화막(12)을 노출시킨다.
제4(d)도를 참조하면, 참조번호 C 영역에 있어서, 상기 반도체기판(10)상에 게이트전극(20) 및 상부막(22)을 순차적으로 형성하고, 이어서, 상기 반도체기판(10) 전면에 불순물이온을 주입하여 불순물 영역(24)을 형성한다. 그리고, 상기 게이트전극(20) 및 상부막(22)의 양측벽에 게이트스페이서(25)를 형성한다. 이때, 상기 상부막(22)은 약 1000정도의 범위내에서 형성된다.
그리고, 제4(e)도에 있어서, 상기 반도체기판(10) 전면에 후속 콘택홀을 형성하기 위한 식각공정에서 식각저지층으로 사용될 제2절연막(26)을 형성하고, 제4(f)도에 도시된 바와같이, 상기 제2절연막(26)상에 제1층간절연막(28)을 형성한다. 여기에서 상기 제2절연막(26)은 약 300정도의 범위내에서 SiN을 사용하여 형성된다.
다음, 제4(g)도를 참조하면, 상기 반도체기판(10)의 콘택홀 영역을 정의하여 상기 제1층간절연막(28)을 식각한다. 이때, 상기 제1층간절연막(28)을 식각하는 공정은 상기 제2절연막(26)을 식각저지층으로 사용하여 진행되고, 상기 제1층간절연막(28)은 상기 제2절연막(26)에 비해 상대적으로 높은 식각선택비를 갖는다.
다음, 제4(h)도에 있어서, 상기 콘택홀 영역의 상기 제2절연막(26)을 식각한 후, 그리고, 다시 산화막을 식각하는 조건으로 상기 게이트산화막(12)을 식각하면 제4(i)도에 도시된 바와같이 콘택홀(30)이 형성된다. 그리고, 이어서, 상기 콘택홀 영역에 플러그 불순물이온(24a) 주입하여 상기 불순물영역(24)의 불순물 농도를 높여준다. 그리고, 상기 콘택홀을 충진하면서 상기 제1층간절연막(28)상에 반도체장치의 비트라인이 콘택되는 패드전극(32)을 형성한다.
마지막으로, 제4(j)도에 있어서, 상기 패드전극(32)상에 비트라인이 콘택되는 콘택홀을 갖는 제2층간절연막(34)을 형성하고, 상기 콘택홀을 충진하면서 상기 제2층간절연막(34)상에 비트라인(36)을 형성한다. 이후 커패시터 하부전극을 형성하는 공정 등은 이 기술분야에서 잘 알려진 통상의 공정에 따라 진행된다.
종래 반도체장치의 제조 방법에 의하면, 반도체장치의 메모리셀 영역상에 커패시터 하부전극 또는 비트라인이 콘택되는 콘택홀을 형성하는 공정에서 오정렬이 발생하면, 콘택홀이 활성영역을 벗어나면서 반도체기판이 과식각되는 문제점이 야기되었다.
이로 인해, 상기 콘택홀에 콘택되는 커패시터 하부전극 또는 비트라인과 반도체기판의 웰영역이 단락되면서 누설전류가 증가하는 심각한 문제점이 발생하였다.
이와같은 문제점을 해결하기 위해 제안된 본 발명은, 이 기술분야에서 잘 알려진 통상의 기술을 이용하여, 소자분리영역을 형성하여 활성영역과 비활성영역으로 정의된 반도체기판상에 게이트산화막을 사이에 두고, 게이트전극과 상부막을 형성하고, 이어, 상기 반도체기판 전면에 불순물이온을 주입하여 불순물 영역을 형성한다.
그리고, 상기 게이트전극 및 상기 상부막의 양측벽에 게이트스페이서를 형성한 후, 상기 상부막 및 상기 게이트스페이서를 포함하여 상기 반도체기판 전면에 제2절연막과 제1층간절연막을 순차적으로 형성한다. 이어서, 상기 제2절연막을 식각저지층으로 사용하여 상기 제1층간절연막을 식각하고, 상기 제2절연막과 게이트산화막을 순차적으로 식각하여 콘택홀을 형성한다.
그러므로, 커패시터 하부전극 또는 비트라인을 콘택시키기 위한 콘택홀을 형성하는 공정에서 오정렬로 인해 반도체기판이 과식각되는 것을 방지할 수 있고, 이에 따라 커패시터 하부전극 또는 비트라인과 반도체기판의 웰영역이 단락되어 누설전류가 증가하는 것을 방지할 수 있다.

Claims (12)

  1. 반도체장치의 제조 방법에 있어서, 반도체기판(10)상에 게이트산화막(12), 제1절연막(14), 그리고 제1산화막(16)을 순차적으로 형성하는 공정과; 상기 제1산화막(16), 제1절연막(14), 게이트산화막(12), 그리고 반도체기판(10)을 소정의 두께로 식각하여 소자분리영역(17)을 형성하는 공정과; 상기 소자분리영역(17)을 포함하여 상기 제1산화막(16)상에 제2산화막을 형성하는 공정과; 상기 제1절연막(14)의 상부 표면이 드러날 때까지 상기 제2산화막 및 상기 제1산화막(16)을 식각하여 평탄화하는 공정과; 상기 제1절연막(14)을 제거하는 공정과; 상기 게이트산화막상(12)에 게이트전극(20)과 상부막(22)을 형성하는 공정과; 상기 반도체기판(10) 전면에 불순물이온을 주입하여 불순물 영역(24)을 형성하는 공정과; 상기 게이트전극(20) 및 상기 상부막(22)의 양측벽에 게이트스페이서(25)를 형성하는 공정과; 상기 반도체기판(10)전면에 후속 콘택홀을 형성하기 위한 식각공정에서 식각저지층으로 사용되는 제2절연막(26)을 형성하는 공정과; 상기 제2절연막(26)상에 제1층간절연막(28)을 형성하는 공정과; 상기 반도체기판(10)의 콘택홀 영역을 정의하여 상기 제1층간절연막(28)을 식각하는 공정과; 상기 콘택홀 영역의 상기 제2절연막(26)을 식각하는 공정과; 상기 콘택홀 영역의 게이트산화막(12)을 식각하여 콘택홀(30)을 형성하는 공정과; 상기 콘택홀(30)에 플러그 불순물이온을 주입하는 공정과; 상기 콘택홀(30)을 충진하면서 상기 제1층간절연막(28)상에 패드전극(32)을 형성하는 공정과; 상기 패드전극(32)상에 비트라인이 콘택되는 콘택홀을 갖는 제2층간절연막(34)을 형성하는 공정과; 상기 콘택홀(34)을 충진하면서 상기 제2층간절연막(34)상에 비트라인(36)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  2. 제1항에 있어서, 상기 게이트산화막(12)은 약 200정도의 범위내에서 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1절연막(14)은 약 1000정도의 범위내에서 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1절연막(14)은 Si3N4를 사용하여 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 제1산화막(16)은 상기 소자분리영역(17)을 형성하는 공정에서 식각저지층으로 사용되는 것을 특징으로 하는 반도체장치의 제조 방법.
  6. 제1항에 있어서, 상기 제2산화막은 약 7000정도의 범위내에서 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
  7. 제1항에 있어서, 상기 제2산화막의 평탄화 공정은 상기 제1절연막(14)을 식각저지층으로 사용하여 진행되는 것을 특징으로 하는 반도체장치의 제조 방법.
  8. 제1항에 있어서, 상기 상부막(22)은 약 1000정도의 범위내에서 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 제1항에 있어서, 상기 제2절연막(26)은 약 300정도의 범위내에서 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 제1항에 있어서, 상기 제2절연막(26)은 SiN을 사용하여 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
  11. 제1항에 있어서, 상기 제1층간절연막(28)의 식각공정은 상기 제2절연막(26)을 식각저지층으로 사용하여 진행되는 것을 특징으로 하는 반도체장치의 제조 방법.
  12. 제1항에 있어서, 상기 제1층간절연막(28)은 상기 제2절연막(26)에 비해 상대적으로 높은 식각선택비를 갖는 것을 특징으로 하는 반도체장치의 제조 방법.
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