KR100214917B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 전극의 기생 용량의 증대를 억제하고, 고속 동작을 용이하게 수행한다.
본 발명은 MOS 트랜지스터(10)를 갖는 트랜지스터 형성 영역을 다른 소자 형성 영역(element formation regions)으로부터 분리시키는 소자 분리 영역(element isolating region)을 제공한다. 소자 분리 영역의 반도체 기판(10)에는 2개 이상의 트렌치(trench)(1a)가 제공된다. 트렌치(1a)를 매립하고 반도체 기판(1)의 주 표면상으로 돌출되는 분리 절연층(15)의 측벽면은 트렌치(1a)의 측벽면과 연속되어 있다. 트렌치(1a) 사이에 개재된 반도체 기판(1)의 표면상에는, 절연층(11, 13)이 적층되어 형성된다. 절연층(13)의 상부 표면은 분리 절연층(15)의 상부 표면과 실질적으로 동일한 높이를 갖는다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 서로 인접한 소자 형성 영역(element formation region)을 전기적으로 분리시키는 소자 분리 영역(element isolating region)을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
예를 들어, DRAM(Dynamic Random Access Memory)에는 도 41의 메모리 셀 어레이(100a)와, 열 또는 행 디코더(100b)와 같은 주변 회로 영역이 제공된다. 각각의 영역을 전기적으로 분리시키는 소자 분리 영역(100c)은 메모리 셀 어레이(100a)와 주변 회로 영역(예를 들어, 디코더(100b)) 사이에 제공된다. 메모리 셀 어레이와 디코더와 같은 각각의 소자를 접속하는 배선 배치등의 관계로 인해, 소자 분리 영역(100c)에는 소정의 폭 W2가 요구된다.
이와 같은 소자 분리 영역(100c)에는 종래 기술의 LOCOS(Local Oxidation of Silicon) 기법에 의해 소자 분리 산화막(element isolating oxide film)이 배열되며, 이러한 소자 분리 산화막은 각각의 영역을 전기적으로 분리시킨다. 그렇지만, 소자 분리 산화막에는 새 부리(bird's beak) 형상의 부분이 형성되어 그 부분만큼 소자 분리 영역의 크기가 증가되기 때문에 장치의 크기를 줄이는 것이 어렵다. 따라서, 새 부리 형상 부분이 없고, 장치의 크기를 용이하게 줄일 수 있는 분리 방안으로서 트렌치 분리(trench isolation)가 사용되어 왔다. 이러한 트렌치 분리는 기판에 마련된 트렌치내에 절연층(insulating layer)을 채워넣음으로써 이루어진다. 이하, 종래 기술의 트렌치 분리를 갖는 반도체에 관해 기술될 것이다.
도 42는 종래 기술의 트렌치 분리를 갖는 반도체 장치의 구성을 개략적으로 도시한 도면이다. 도 43은 도 42의 F-F 라인을 따라 취해진 개략 단면도이다.
도 42 및 도 43을 참조하면, 반도체 기판(1)에는 트렌지스터 형성 영역과, 이 트랜지스터 형성 영역을 다른 소자로부터 전기적으로 분리시키는 소자 분리 영역이 형성되어 있다. 또한, 도 42에서, 트랜지스터 형성 영역 주위에 위치된 영역은 소자 분리 영역이라고 지칭한다.
트랜지스터 형성 영역에서, MOS(Metal Oxide Semiconductor) 트랜지스터(10)는 반도체 기판(1)의 주 표면에 형성되어 있다. MOS 트랜지스터(10)는 한쌍의 소스/드레인 영역(3, 3)과, 게이트 절연층(5)과, 게이트 전극층(7)을 포함한다. 한쌍의 소스/드레인 영역(3, 3)은 반도체 기판(1)의 주 표면에 서로 거리를 두고 형성된다. 게이트 전극층(7)은 한쌍의 소스/드레인 영역(3, 3) 사이에 위치되는 영역상의 절연층(5)을 개재하여 형성된다. 또한, 전극층(7)은 다른 소자를 전기적으로 접속하기 위해 소정의 방향으로 연장되고, 소자 분리 영역상으로 또한 연장된다.
트랜지스터 형성 영역의 도면에서 우측의 소자 분리 영역에는 트렌치(1c)가 제공된다. 트렌치(1c)의 폭 W2은 예를 들어 10㎛보다 큰 폭을 갖는다. 트렌치(1c) 안을 매립하도록 이 트렌치(1c)내에 분리 절연층(15)이 형성된다.
또한, 트랜지스터 형성 영역의 도면에서 좌측의 소자 분리 영역에는 트렌치(1b)내에 절연층(15)이 매립되는 트랜치 분리가 형성된다.
이하, 종래 기술의 트랜치 분리를 갖는 반도체 장치의 제조 방법에 관해 기술될 것이다. 도 44 내지 도 49는 종래 기술의 트랜치 분리를 갖는 반도체 장치의 제조 방법을 공정 순서에 따라 개략적으로 도시한 도면이다. 도 44를 참조하면, 실리콘 산화막(silicon oxide film)으로 이루어진 절연층(11)이 반도체 기판(1)상에 형성되고, 절연층(11)상에는 CVD(Chemical Vapor Deposition) 기법에 의해 200nm 두께의 실리콘 질화막(silicon nitride film)(113)이 형성된다. 포토리쏘그래피(photolithography) 기법에 의해 실리콘 질화막(113)상에는 레지스트 패턴(resist pattern)(133)이 형성된다. 실리콘 질화막(113)과 절연층(11)은 레지스트 패턴(133)을 마스크(mask)로서 사용하여 드라이 에칭(dry etching)을 수행함으로써, 패터닝된다.
이에 따라, 소자 분리 영역 및 트랜지스터 형성 영역을 에워싸는 영역의 반도체 기판(1)의 주 표면이 노출된다. 그후, 래지스트 패턴(133)을 마스크로서 사용한 상태에서 반도체 기판(1)의 노출된 주 표면상에 에칭이 수행된다. 그후, 레지스트 패턴(133)이 제거된다.
도 45를 참조하면, 전술한 에칭에 의해 반도체 기판(1)의 주 표면 상에 트렌치(1b, 1c)가 200∼400nm의 깊이로 형성된다.
도 46을 참조하면, 트렌치(1b, 1c)를 매립하고, 실리콘 질화막(113)상을 덮도록 실리콘 질화막으로 이루어지는 분리 절연층(15)이 CVD 기법에 의해 500nm 두께로 형성된다. 그후, 연마법(polishing method)에 의해 분리 절연층(15)은 적어도 실리콘 질화막(113)의 표면이 노출될 때까지 에칭된다.
도 47을 참조하면, 이러한 에칭이 수행되면, 실리콘 질화막(113)의 표면이 노출되고, 트렌치(1b, 1c)를 매립하도록 분리 절연층(15)이 남게된다. 그후, 분리 절연층(15)에 가볍게 에칭이 더 수행된다.
도 48을 참조하면, 이러한 에칭에 의해 분리 절연층(15)의 막을 감소시킨다. 그 후, 실리콘 질화막(113)은 열 인산(thermal phosphoric acid) 기법에 의해 제거되고, 절연층(11)도 또한 제거된다.
도 49를 참조하면, 트렌치(1b, 1c)가 분리 절연층(15)으로 매립된 트렌치 분리가 이러한 방식으로 형성된다.
그후, 열 산화법(thermal oxidation method) 또는 CVD 기법에 의해 게이트 절연층(5)이 형성된다. 그후, CVD 기법에 의해 다결정 실리콘 또는 티타늄 실리사이드(titanium silicide)와 같은 금속 실리사이드의 전도성 박막이 300nm의 두께로 형성된 다음 포토리쏘그래피 또는 에칭 기법에 의해 패터닝된다. 그후, 게이트 전극층(7)을 형성한 다음, 이온 주입등의 기법으로 소스/드레인 영역을 형성하면, 도 42 및 도 43에 도시된 반도체 장치가 완성된다.
종래 기술의 제조 방법에 있어서, 도 46 및 도 47에 도시된 공정의 분리 절연층(15)은 예를 들어 CMP(Chemical Mechanical Polishing) 기법에 의해 연마된다. 이러한 연마는 웨이퍼 표면에 연마포(polishing cloth)를 압착하면서, 화학 기계적으로 수행된다. 이러한 연마포는 연마시 휘어지는 경우가 있다. 따라서, 도 42에 도시된 트렌치(1c)의 폭 W2이 10㎛보다 크면, 연마포의 휘어짐에 따라 분리 절연층(15)의 표면이 오목하게 패인 형상으로 되어 버린다.
이러한 분리 절연층(15) 표면이 오목하게 되면, 그 표면에서 단차가 발생되어 평탄성이 저해되며, 이로 인해 다음과 같은 문제점들이 야기될 수 있다.
(1) 이러한 단차는 렌즈의 높은 NA화와 더불어 의도된 초점 깊이를 보장하기가 어렵다.
(2) 이러한 단차는 헐레이션(halation)을 야기시킬 수 있으므로 정밀도 높은 패턴 형성이 어렵다.
(3) 게이트 전극층을 패터닝할 때, 제거되지 않은 게이트 전극층이 남아 있게 되어 각각의 게이트 전극층 사이가 단락될 수 있다.
또한, 분리 절연층(15)의 표면은 도 42에 도시된 바와 같이 오목한 면을 가지므로, 국부적으로 분리 절연층(15)의 박막 T4가 지극히 작게 된다. 이 경우, 게이트 전극층(7)과 반도체 기판(1) 사이에는 큰 기생 용량(parasitic capacitance)이 발생되는 문제점이 있다.
분리 절연층(15)에 단차를 없애는 방법으로서, 도 50에 도시된 구성의 방안이 사용될 수 있다.
도 50을 참조하면, 이 단면도는 도 42의 단면도에 대응하는 도면이다. 또한, 도 50의 G-G 라인을 따라 취해진 단면도는 도 43에 도시된 단면도와 동일하다. 트랜지스터 형성 영역의 도면에서 우측 소자 분리 영역의 트렌치는 10㎛ 이하의 폭 W3을 갖는 다수의 트렌치(1a)로 분할되어 있다. 트렌치(1a)의 폭 W3을 10㎛ 이하로 하면, 분리 절연층(15)의 연마로 인해 표면이 오목해지는 것을 억제할 수 있어 실질적으로 평탄한 표면을 형성할 수 있다. 이로 인해, 전술한 문제점 (1)∼(3)들이 제거될 수 있다.
그러나, 이 경우, 게이트 전극층(7)과 반도체 기판(1) 사이에는 게이트 절연층(5)만이 제공된다. 또한, 게이트 절연층(5)은 MOS 트랜지스터의 특성으로 인해, 예를 들어, 50∼100Å 박막 두께로 형성된다. 이로 인해, 게이트 전극층(7)과 반도체 기판(1)이 서로 대향하는 소자 분리 영역의 영역 R3에서, 게이트 전극층(7)과 반도체 기판(1) 사이에 큰 기생 용량이 발생되는 문제를 해결하지 못한다.
또한, 도 50에 도시된 구조는 소위 역 협 채널 효과(reverse narrow channel effect)로 인해 고속 동작이 수행되기 어려운 문제점이 있다. 이하, 이에 대한 설명이 기술될 것이다.
도 51은 도 50의 트랜지스터 형성 영역을 확대하여 도시한 개략 단면도이다. 도 51을 참조하면, 게이트 전극층(7)에 전압이 인가되면, 반전에 의해 반도체 기판(1)의 주 표면에 채널(4a)이 형성되고, 소스/드레인 영역(3) 사이에 전류가 흐르게 된다. 또한, 이러한 구조의 영역 R4에서 게이트 전극층(7)과 반도체 기판(1) 사이에 위치되는 분리 절연층(15)의 두께는 비교적 얇다. 따라서, 채널(4a) 이외에, 채널(4b)이 채널(4a)보다 깊은 위치에 트렌치(1b)의 측벽을 따라 형성된다.
채널(4b)이 형성되는 영역은 채널(4a)이 형성되는 영역보다 일반적으로 불순물로 도핑(dope)되는 양이 적다. 따라서, 채널(4b)의 반전 전압은 채널(4a)의 반전 전압보다 높다.
도 52에 도시된 바와 같이, 게이트 전극에 인가되는 전압(게이트 전압) VG가 전압 V1보다 낮으면, 채널(4a)만이 소스/드레인 영역 사이에 전류가 인가되도록 동작한다. 그러나, 게이트 전압 VG이 전압 V1에 도달하면, 채널(4b)이 반전하여 생성되기 때문에, 채널(4a, 4b)에 의해 소스/드레인 영역 사이에 전류가 인가된다. 따라서, 게이트 전압 VG이 전압 V1에 도달하게 되면, 드레인 전류 ID는 급격하게 상승된다. 이와 같이 드레인 전류가 ID가 급격하게 상승되면, 상승시 펄스 파형이 왜곡되고 고속 동작이 어렵게 된다.
따라서, 본 발명의 목적은 게이트 전극의 기생 용량의 증가를 억제하고, 고속 동작을 용이하게 하는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명의 반도체 장치는 서로 인접하는 소자 형성 영역을 전기적으로 분리시키는 소자 분리 영역을 갖는 반도체 장치에 있어서 반도체 기판과, 제 1 절연층과, 제 2 절연층과, 전도층을 포함한다. 반도체 기판은 주 표면을 가지며, 소자 분리 영역내의 주 표면에 다수의 트렌치를 제공한다. 제 1 절연층은 트렌치를 매립하고, 주 표면상에서 위쪽으로 돌출된다. 제 1 절연층의 주 표면상에서 위쪽으로 돌출된 부분은 트렌치의 측벽면에 실질적으로 연속하는 측벽면을 갖는다. 제 2 절연층은 다수의 트렌치 사이에 위치되는 주 표면 전면상에 형성되고, 제 1 절연층과 상이한 재료로 형성된다. 전도층은 소자 형성 영역내의 소자와 전기적으로 접속되고, 소자 형성 영역내에서 주 표면상에 제 3 절연층을 개재하여 형성되어 있으며, 소자 분리 영역내에서 제 1 및 제 2 절연층의 상부 표면상으로 연장한다. 제 2 절연층의 두께는 제 3 절연층의 두께보다 크다.
본 발명의 반도체 장치에서, 소자 분리 영역의 제 2 절연층은 소자 형성 영역의 제 3 절연층보다 큰 막두께를 갖는다. 따라서, 전도층과 반도체 기판 사이에 위치하는 절연층의 두께는 소자 형성 영역보다 소자 분리 영역 쪽이 크다. 따라서, 소자 분리 영역의 전도층과 반도체 기판 사이의 기생 용량은 종래 기술보다 적다.
소자 분리 영역의 트렌치를 매립하는 제 1 절연층은 주 표면에서 윗쪽으로 돌출되고, 돌출된 부분에 있어서 트렌치의 측벽면과 실질적으로 연속하는 측벽면을 갖는다. 따라서, 절연층이 단지 트렌치만을 매립하는 종래의 예에 비해 제 1 절연층상에 위치되는 전도층과 반도체 기판의 간극을 크게 확보할 수 있다. 따라서, 전도층이 게이트 전극층인 경우, 채널은 소자 형성 영역의 표면 영역에만 형성될 수 있다. 따라서, 드레인 전류가 급격하게 증가되지 않게 되고, 상승시 펄스 파형이 왜곡되지 않으므로 고속 동작이 용이하게 수행된다.
또한, 소자 분리 영역내에서 트렌치가 다수로 분할되어 있기 때문에, 각각의 트렌치의 폭은 적절한 값으로 설정될 수 있다. 따라서, 예를 들어, 연마시 트렌치의 폭이 너무 넓어지므로 트렌치를 매립하는 절연층의 상부 표면이 오목 형상으로 변경되는 것이 방지된다. 따라서, 오목 형상에 의한 단차가 발생되지 않기 때문에, 트렌치상에서 패터닝이 정확하게 수행된다.
본 발명의 하나의 특성에 따른 반도체 장치의 제조 방법은 다음과 같은 공정을 포함한다. 먼저, 반도체 기판의 주 표면상에 제 1 및 제 2 절연층을 순차적으로 형성한 후, 제 1 및 제 2 절연층을 사전설정된 형태로 패터닝한다. 그후, 패터닝된 제 1 및 제 2 절연층을 마스크(mask)로서 사용하여 반도체 기판의 주 표면에 에칭을 수행함으로써, 소자 분리 영역내에 다수의 트렌치를 형성한다. 이어서, 트렌치를 매립하고 제 2 절연층을 덮도록, 제 1 절연층과 상이한 재료로 이루어진 제 3 절연층을 형성한다. 이어서, 제 2 절연층의 상부 표면이 적어도 노출될 때까지 제 3 절연층을 연마하여 제거함으로써, 제 2 및 제 3 절연층의 상부 표면이 실질적으로 동일한 평면으로 형성되도록 한다. 그후, 제 1 및 제 3 절연층의 상부 표면이 실질적으로 동일한 표면으로 형성되도록 제 3 절연층을 제거한다. 그후, 제 2 절연층을 제거한다. 이어서, 제 3 절연층의 제거는 어렵고 제 1 절연층의 제거는 용이한 조건에서 에칭을 수행함으로써, 소자 형성 영역내의 제 1 절연층을 선택적으로 제거한다. 이어서, 소자 형성 영역내의 반도체 기판의 주 표면상에 제 4 절연층을 개재하여 전도층을 형성한다.
본 발명의 다른 특성에 따른 반도체 장치의 제조 방법은 다음과 같은 공정을 포함한다.
반도체 기판의 주 표면상에 제 1 절연층을 형성한 후, 제 1 절연층을 사전설정된 형태로 패터닝한다. 그후, 패터닝된 제 1 절연층을 마스크로서 사용하여 반도체 기판의 주 표면에 에칭을 수행함으로써, 소자 분리 영역내에 다수의 트렌치를 형성한다. 이어서, 트렌치를 매립하고 제 1 절연층상을 덮도록 제 1 절연층과 상이한 재료로 이루어진 제 2 절연층을 형성한다. 그후, 제 1 절연층의 상부 표면이 적어도 노출될 때까지 제 2 절연층을 연마하여 제거함으로써, 제 1 및 제 2 절연층의 상부 표면이 실질적으로 동일한 평면으로 형성되도록 한다. 이어서, 제 2 절연층의 제거는 어렵고 제 1 절연층의 제거는 용이한 조건에서 에칭을 수행함으로써, 소자 형성 영역내의 제 1 절연층을 선택적으로 제거한다. 이어서, 소자 형성 영역내의 반도체 기판의 주 표면상에 제 3 절연층을 개재하여 전도층을 형성한다.
전술한 2개의 특성을 갖는 반도체 장치의 제조 방법에 따르면, 전도층과 반도체 기판 사이의 기생 용량을 줄일 수 있고, 고속 동작을 용이하게 수행하고, 패터닝이 정확한 반도체 장치가 제조될 수 있다.
도 1은 본 발명의 제 1 실시예의 반도체 장치의 구성을 개략적으로 도시한 단면도.
도 2는 도 1의 A-A 라인을 따라 취해진 개략 단면도.
도 3은 본 발명의 제 1 실시예의 반도체 장치의 제조 방법의 제 1 공정을 개략적으로 도시한 단면도.
도 4는 본 발명의 제 1 실시예의 반도체 장치의 제조 방법의 제 2 공정을 개략적으로 도시한 단면도.
도 5는 본 발명의 제 1 실시예의 반도체 장치의 제조 방법의 제 3 공정을 개략적으로 도시한 단면도.
도 6은 본 발명의 제 1 실시예의 반도체 장치의 제조 방법의 제 4 공정을 개략적으로 도시한 단면도.
도 7은 본 발명의 제 1 실시예의 반도체 제조 장치의 제조 방법의 제 5 공정을 개략적으로 도시한 단면도.
도 8은 본 발명의 제 1 실시예의 반도체 장치의 제조 방법의 제 6 공정을 개략적으로 도시한 단면도.
도 9는 본 발명의 제 1 실시예의 반도체 장치의 제조 방법의 제 7 공정을 개략적으로 도시한 단면도.
도 10은 본 발명의 제 1 실시예의 반도체 장치의 제조 방법의 제 8 공정을 개략적으로 도시한 단면도.
도 11은 본 발명의 제 2 실시예의 반도체 장치의 구성을 개략적으로 도시한 단면도.
도 12는 도 11의 B-B 라인을 따라 취해진 개략 단면도.
도 13은 본 발명의 제 2 실시예의 반도체 장치의 제조 방법의 제 1 공정을 개략적으로 도시한 단면도.
도 14는 본 발명의 제 2 실시예의 반도체 장치의 제조 방법의 제 2 공정을 개략적으로 도시한 단면도.
도 15는 본 발명의 제 2 실시예의 반도체 장치의 제조 방법의 제 3 공정을 개략적으로 도시한 단면도.
도 16은 본 발명의 제 3 실시예의 반도체 장치의 구성을 개략적으로 도시한 단면도.
도 17은 도 16의 C-C 라인을 따라 취해진 개략 단면도.
도 18은 본 발명의 제 3 실시예의 반도체 장치의 제조 방법의 제 1 공정을 개략적으로 도시한 단면도.
도 19는 본 발명의 제 3 실시예의 반도체 장치의 제조 방법의 제 2 공정을 개략적으로 도시한 단면도.
도 20은 본 발명의 제 3 실시예의 반도체 장치의 제조 방법의 제 3 공정을 개략적으로 도시한 단면도.
도 21은 본 발명의 제 3 실시예의 반도체 장치의 제조 방법의 제 4 공정을 개략적으로 도시한 단면도.
도 22는 본 발명의 제 3 실시예의 반도체 장치의 제조 방법의 제 5 공정을 개략적으로 도시한 단면도.
도 23은 본 발명의 제 3 실시예의 반도체 장치의 제조 방법의 제 6 공정을 개략적으로 도시한 단면도.
도 24는 본 발명의 제 4 실시예의 반도체 장치의 제조 방법의 제 1 공정을 개략적으로 도시한 단면도.
도 25는 본 발명의 제 4 실시예의 반도체 장치의 제조 방법의 제 2 공정을 개략적으로 도시한 단면도.
도 26은 본 발명의 제 4 실시예의 반도체 장치의 제조 방법의 제 3 공정을 개략적으로 도시한 단면도.
도 27은 본 발명의 제 4 실시예의 반도체 장치의 제조 방법의 제 4 공정을 개략적으로 도시한 단면도.
도 28은 본 발명의 제 4 실시예의 반도체 장치의 제조 방법의 제 5 공정을 개략적으로 도시한 단면도.
도 29는 본 발명의 제 5 실시예의 반도체 장치의 제조 방법의 제 1 공정을 개략적으로 도시한 단면도.
도 30은 본 발명의 제 5 실시예의 반도체 장치의 제조 방법의 제 2 공정을 개략적으로 도시한 단면도.
도 31은 본 발명의 제 5 실시예의 반도체 장치의 제조 방법의 제 3 공정을 개략적으로 도시한 단면도.
도 32는 본 발명의 제 5 실시예의 반도체 장치의 제조 방법의 제 4 공정을 개략적으로 도시한 단면도.
도 33은 본 발명의 제 5 실시예의 반도체 장치의 제조 방법의 제 5 공정을 개략적으로 도시한 단면도.
도 34는 본 발명의 제 5 실시예의 반도체 장치의 제조 방법의 제 6 공정을 개략적으로 도시한 단면도.
도 35는 본 발명의 제 6 실시예의 반도체 장치의 제조 방법의 제 1 공정을 개략적으로 도시한 단면도.
도 36은 본 발명의 제 6 실시예의 반도체 장치의 제조 방법의 제 2 공정을 개략적으로 도시한 단면도.
도 37은 본 발명의 제 6 실시예의 반도체 장치의 제조 방법의 제 3 공정을 개략적으로 도시한 단면도.
도 38은 2개 이상의 트렌치를 갖는 소자 분리 영역에 의해 에워싸인 트랜지스터 형성 영역을 개략적으로 도시한 평면도.
도 39는 도 38의 D-D 라인을 따라 취해진 개략 단면도.
도 40은 도 38의 E-E 라인을 따라 취해진 개략 단면도.
도 41은 DRAM에서 메모리 셀 어레이 및 디코드와 같은 주변 회로 영역의 평면 계층상의 간극을 개략적으로 도시한 도면.
도 42는 종래의 반도체 장치의 구성을 개략적으로 도시한 단면도.
도 43은 도 42의 F-F 라인을 따라 취해진 개략 단면도.
도 44는 종래의 반도체 장치의 제조 방법의 제 1 공정을 개략적으로 도시한 단면도.
도 45는 종래의 반도체 장치의 제조 방법의 제 2 공정을 개략적으로 도시한 단면도.
도 46은 종래의 반도체 장치의 제조 방법의 제 3 공정을 개략적으로 도시한 단면도.
도 47은 종래의 반도체 장치의 제조 방법의 제 4 공정을 개략적으로 도시한 단면도.
도 48는 종래의 반도체 장치의 제조 방법의 제 5 공정을 개략적으로 도시한 단면도.
도 49는 종래의 반도체 장치의 제조 방법의 제 6 공정을 개략적으로 도시한 단면도.
도 50은 소자 분리 영역에 2개 이상의 트렌치를 서로 분리시켜 마련한 구성을 개략적으로 도시한 단면도.
도 51은 도 50에 도시된 구성에서 채널의 생성을 도시한 개략 단면도.
도 52는 도 50에 도시된 구조에서 게이트 전압과 드레인 전류간의 관계를 도시한 그래프.
도면의 주요 부분에 대한 부호의 설명
1: 반도체 기판 1a, 1b: 트렌치
3: 소스/드레인 영역 5: 게이트 절연층
7: 게이트 전극층 11, 13a, 13b, 13d: 절연층
15: 분리 절연층 7a: 제 1 전도층
7b: 제 2 전도층 7c: 전도층
이하, 본 발명의 실시예는 도면을 기초하여 기술될 것이다.
제 1 실시예
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 구성을 개략적으로 도시한 단면도이다. 또한, 도 2는 도 1의 A-A 라인을 따라 취해진 개략 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예의 반도체 장치는 트랜지스터 형성 영역과, 트랜지스터를 다른 소자로부터 전기적으로 분리시키는 소자 분리 영역을 갖는다. 도 1에서, 트랜지스터 형성 영역의 주위에 위치된 영역은 소자 분리 영역으로 칭한다.
트랜지스터 형성 영역에서, MOS 트랜지스터(10)는 반도체 기판(1)의 주 표면에 형성되고, 한쌍의 소스/드레인 영역(3, 3)과, 게이트 절연층(5)과, 게이트 전극층(7)을 포함한다. 한쌍의 소스/드레인 영역(3)은 반도체 기판(1)의 주 표면과 서로 거리를 두고 형성된다. 게이트 전극층(7)은 한쌍의 소스/드레인 영역(3, 3) 사이에 위치되는 영역상에 게이트 절연층(5)을 개재하여 형성된다.
소자 분리 영역에는 트렌치 분리 구조가 이용된다. 트렌치 분리 구조는 트렌치(1a, 1b) 및 분리 절연층(15)을 포함한다.
소자 분리 영역에는 2개 이상의 트렌치(1a)가 형성된다. 또한, 소자 분리 영역에는 적어도 하나의 트렌치(1b)가 형성된다. 분리 절연층(15)은 트렌치(1a, 1b)를 매립하고, 반도체 기판(1)의 주 표면에서 윗쪽으로 돌출되도록 형성된다. 분리 절연층(15)의 반도체 기판(1)의 주 표면에서 윗쪽으로 돌출된 부분의 측벽면은 트렌치(1a, 1b)의 측벽면과 연속한다. 또한, 트렌치(1a, 1a) 사이에 위치되는 반도체 기판(1)의 주 표면상에는 절연층(11) 및 절연층(13)이 분리 절연층(15)의 측벽에 접하도록 서로 적층하여 형성된다. 또한, 절연층(11) 및 절연층(13)은 트렌치(1b)를 매립하는 분리 절연층(15)에 인접한 위치에도 서로 적층하여 형성된다. 절연층(13)과 분리 절연층(15)은 반도체 기판(1)의 주 표면으로부터 실질적으로 동일한 높이로 위치되고, 실질적으로 동일한 평면을 구성하는 상부 표면을 갖는다.
또한, 트랜지스터 형성 영역내에 게이트 전극층(7)의 상부 표면의 반도체 기판(1)의 주 표면으로부터의 높이는 절연층(13) 및 분리 절연층(15)의 상부 표면의 반도체 기판(1)의 주 표면으로부터의 높이보다 높다. 게이트 전극층(7)은 불순물이 도입된 다결정 실리콘 박막으로 구성되며, 700nm의 두께를 갖는다.
절연층(11) 및 절연층(13)의 두께의 합 T1은 2000Å 내지 8000Å 범위를 갖는다. 또한, 트렌치(1a)는 0.1㎛ 내지 10㎛의 폭 W1을 가지며, 이 폭W1으로 사전설정된 방향으로 연장한다. 두개의 트렌치(1a, 1b) 사이의 영역은 10㎛ 이하의 폭을 갖는다. 또한, 각각의 트렌지(1a, 1b)의 깊이는 200㎛ 내지 400㎛의 범위를 갖는다.
절연층(5, 11)은 예를 들어, 열 산화 기법 또는 CVD 기법에 의해 형성된 실리콘 산화막으로 형성된다. 절연층(13)은 예를 들어, 인(phosphorus) 또는 붕소(bornon)중 적어도 어느 하나를 포함하는 실리콘 산화막(PSG 막 또는 BPSG 막 등)으로 형성된다. 분리 절연층(15)은 예를 들어, 불순물이 실질적으로 주입되지 않은 실리콘 산화막으로 형성된다.
이하, 본 실시예의 반도체 장치의 제조 방법에 관해 기술될 것이다.
도 3 내지 도 10은 본 발명의 제 1 실시예의 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략 단면도이다. 도 3을 참조하면, 열 산화법 또는 CVD 기법에 의해, 반도체 기판(1)의 주 표면에는, 예를 들어, 실리콘 산화막으로 이루어진 절연층(11)이 20nm의 두께로 형성된다. 예를 들어, CVD 기법에 의해 절연층(11)상에는 인 및 붕소 중 적어도 어느 하나를 포함하는 실리콘 산화막(PSG 막 또는 BPSG 막)으로 이루어진 절연층(13)이 500nm의 두께로 형성된다. 예를 들어, CVD 기법에 의해 절연층(13)상에는 실리콘 산화막으로 이루어진 절연층(31)이 100nm의 두께로 형성된다. 포토리쏘그래피 기법에 의해 절연층(31)상에는 레지스트 패턴(33a)이 사전설정된 형태로 형성된다. 레지스트 패턴(33a)은 트랜지스터 형성 영역을 한정하고, 넓은 소자 분리 영역이 10㎛ 이하의 폭을 제각기 갖는 다수의 영역으로 분리되도록 형성된다.
레지스트 패턴(33a)을 마스크로서 사용함으로써, 드라이 에칭(dry etching) 기법에 의해 반도체 기판(1)의 주 표면이 노출될 때까지 절연층(31, 13, 11)에 순차적으로 에칭이 수행된다.
절연층(11)은 절연층(13) 중에서 인 또는 붕소들의 불순물이 반도체 기판(1)에 확산되지 않도록 하는 역할을 한다.
레지스트 패턴(33a)을 마스크로서 사용한 상태에서, 노출된 반도체 기판(1)의 주 표면에 에칭이 수행된다. 그후, 레지스트 패턴(33a)은 예를 들어, 애싱(ashing)에 의해 제거된다.
도 4를 참조하면, 전술한 반도체 기판(1)의 에칭에 의해 반도체 기판(1)의 주 표면에 200nm 내지 400nm 범위의 깊이를 선택적으로 갖는 트렌치(1a, 1b)가 형성된다.
트렌치(1a, 1b)를 형성하기 위한 에칭은 레지스트 패턴(33a)을 남긴 상태에서 행하였지만, 이러한 에칭은 레지스트 패턴(33a)을 제거한 후 절연층(31)을 마스크로서 사용하여 실행하여도 좋다.
도 5를 참조하면, 트렌치(1a, 1b)를 매립하고 절연층(31)을 덮도록 예를 들어, 실질적으로 불순물이 포함되지 않은 실리콘 산화막으로 형성된 절연층(15)은 절연층(11, 13, 15)의 두께의 합 이상의 막 두께, 예를 들어, 700nm의 두께 T3으로 형성된다. 그후, 예를 들어, CMP 기법 등의 연마법에 의해 절연층(15)은 적어도 절연층(31)의 표면이 노출될 때까지 연마 제거된다.
도 6을 참조하면, 이러한 연마로 인해 트렌치(1a, 1b)를 매립하는 절연층(15)의 일부만이 남게 되고, 분리 절연층(15) 및 절연층(31)은 실질적으로 서로 동일한 평면을 갖는 상부 표면이 형성된다.
연마시에 있어서, 절연층(31)은 스토퍼(stopper)의 역할을 한다. 절연층(31)이 예를 들어 실리콘 질화막으로 형성되고, 절연층(15)이 예를 들어 실리콘 산화막으로 형성되는 경우, 실리콘 질화막은 실리콘 산화막보다 연마되기 어렵다. 따라서, 연마 속도는 절연층(31)의 표면이 노출된 시점에서 감소되므로, 연마 종점이 검출될 수 있다.
절연층(15)의 연마량을 스토퍼없이 충분히 제어할 수 있는 경우에, 절연층(31)은 생략되어도 좋다.
그후, 분리 절연층(15)은 플루오르화산(hydrofluoric acid: HF)으로 드라이 에칭 또는 에칭에 의해 약간 에칭된다.
도 7을 참조하면, 이러한 에칭으로 인해 분리 절연층(15)의 두께가 감소되며, 이로 인해 분리 절연층(15)과 절연층(13)의 상부 표면이 실질적으로 동일한 평면으로 형성된다. 그후, 절연층(31)은 열 인산에 의해 제거된다.
도 8을 참조하면, 절연층(31)이 제거되면, 절연층(13)의 상부 표면이 노출된다. 그러면, 포토리쏘그래피 기법에 의해 홀 패턴(hole pattern)(33b1)을 갖는 레지스트 패턴(33b)이 형성된다. 홀 패턴(33b1)은 적어도 트랜지스터 형성 영역의 절연층(13)의 표면을 노출시킨다. 홀 패턴(33b1)의 개구의 크기는 포토리쏘그래피의 배열 정밀도를 고려하여, 트랜지스터 형성 영역에서 배열 정밀도 크기만큼 크게 설정된다.
레지스트 패턴(33b)을 마스크로서 사용함으로써, 절연층(13)과 분리 절연층(15) 상에 에칭이 수행된다. 이러한 에칭은 예를 들어, HF 증기(vapor) 기법에 의해 수행된다. 이러한 조건에서는 분리 절연층(15)이 거의 에칭되지 않지만, 절연층(13)만이 선택적으로 에칭된다. 이로 인해, 트랜지스터 형성 영역의 박막 절연층(11)이 노출된다. 그후, 박막 절연층(11)은 희불산 용액으로 에칭 제거된다.
절연층(11)이 에칭되면, 분리 절연층(15)도 다소 에칭되지만, 에칭되는 양이 작기 때문에 이러한 에칭된 상태는 도면에 도시되어 있지 않다.
도 9를 참조하면, 트랜지스터 형성 영역의 반도체 기판(1)의 주 표면은 박막 절연층(11)을 에칭함으로써 노출된다.
전술한 공정을 통해, 트렌치 분리에 따른 소자 분리 구조가 완성된다.
도 10을 참조하면, 열 산화법 또는 CVD 기법에 의해 트랜지스터 형성 영역의 반도체 기판(1)의 주 표면에는 실리콘 산화막(5)이 5nm의 두께로 형성된다. 그후, CVD 기법에 의해, 예를 들어, 불순물이 도입된 다결정 실리콘 막으로 이루어진 전도층(7)이 700nm의 두께로 형성된다.
그후, 전도층(7)은 포토리쏘그래피 기법 및 에칭 기법에 의해 패터닝되어, 도 1 및 도 2에 도시된 바와 같은 게이트 전극층(7)이 형성된다. 그후, 게이트 전극층(7)을 마스크로서 사용하여, 트랜지스터 형성 영역의 반도체 기판(1)의 주 표면에 불순물을 이온 주입함으로써, 이로 인해 한쌍의 소스/드레인 영역(3, 3)이 형성된다. 이러한 방식으로, MOS 트랜지스터(10)가 완성된다.
상술한 바와 같이, 도 50에 도시된 종래예에서는, 게이트 전극층(7)과 반도체 기판(1) 사이에 위치되는 절연층(5)의 두께는 트랜지스터 형성 영역과 소자 분리 영역 양쪽이 동일하다.
이와 대조적으로, 본 실시예의 반도체 장치에서는 도 1에 도시된 소자 분리 영역의 절연층(11 및 13)의 막 두께의 합 T1이 트랜지스터 형성 영역의 게이트 절연층의 두께 T2보다 크게되도록 설정되어 있다. 따라서, 게이트 전극층(7)이 소자 분리 영역내의 절연층(13) 및 분리 절연층(15)상을 연장할 수 있더라도, 소자 분리 영역의 게이트 전극층(7)과 반도체 기판(1) 사이에 위치되는 절연층의 막두께는 트랜지스터 형성 영역의 막 두께보다 크다. 따라서, 게이트 전극층(7)과 반도체 기판(1) 사이의 기생 용량은 종래 기술보다 적게할 수 있다.
분리 절연층(15)은 트렌치(1a, 1b)만을 매립하는 것 뿐만 아니라 반도체 기판(1)의 주 표면상으로 돌출된다. 따라서, 도 50에 도시된 종래 기술의 분리 절연층(15)이 단지 트렌치(1a, 1b)만을 매립하는 구조에 비해, 도 2에 도시된 영역 R1의 게이트 전극층(7)과 반도체 기판(1) 사이의 간격을 크게 확보할 수 있다. 따라서, 트랜지스터 형성 영역의 표면 영역에만 채널을 형성시킬 수 있다. 이로 인해, 드레인 전류는 급격하게 증가되지 않게 되고, 상승시 펄스의 파동이 왜곡되지 않으므로, 고속 동작이 용이하게 수행된다.
소자 분리 영역내에서는, 트렌치(1a)가 다수로 분할되어 있기 때문에, 각 트렌치(1a)의 폭 W1은 적절한 값(10㎛ 이하)으로 설정될 수 있다. 따라서, 도 5 및 도 6에 도시된 연마시에 있어서 연마포가 휘어지더라도, 분리 절연층(15)의 상부 표면은 오목한 형태로 되지 않는다. 따라서, 오목 상태에 의한 단차가 발생되지 않으므로, 게이트 전극층(7)은 트렌치(1a)상에서 용이하게 패터닝될 수 있다.
절연층(13)의 상부 표면과 분리 절연층(15)의 상부 표면은 실질적으로 동일한 평면으로 구성되어 있다. 따라서, 절연층(13)과 분리 절연층(15)상에서 예를 들어, 게이트 전극층(7)이 정확하게 패터닝될 수 있다.
본 실시예의 반도체 장치의 제조 방법에서, 도 8의 분리 절연층(15) 및 절연층(13)은 에칭 속도가 상이한 재료로 형성된다. 따라서, 도 8 및 도 9에 도시된 공정에서, 트랜지스터 형성 영역의 절연층(13)을 제거하는 경우, 분리 절연층(15)의 일부 표면이 레지스트 패턴(33b)으로부터 노출되어 있더라도, 분리 절연층(15)은 거의 제거되지 않으며, 절연층(13)만이 선택적으로 제거될 수 있다.
도 5 및 도 6에 도시된 연마 공정에서는 반도체 기판(1)의 주 표면이 노출되지 않기 때문에, 연마에 의해 반도체 기판(1)의 주 표면이 손상되는 일은 없다. 따라서, MOS 트랜지스터는 신뢰성을 저하시키지 않고 반도체 기판(1)상에 형성될 수 있다.
본 실시예에서, 도 10에 도시된 바와 같이, 게이트 전극층(7)의 패터닝은 단차를 갖는 영역 R2의 분리 절연층(15)상에서 수행할 필요가 있다. 이를 고려하여, 이하 단차를 갖는 영역상에서의 에칭을 피할 수 있는 반도체 장치의 구성 및 그 제조 방법이 제 2 실시예로서 기술될 것이다.
제 2 실시예
도 11은 본 발명의 제 2 실시예의 반도체 장치의 구성을 개략적으로 도시한 도면이다. 도 12는 도 11의 B-B 라인을 따라 취해진 개략 단면도이다. 도 11 및 도 12를 참조하면, 이 실시예의 구성은 제 1 실시예의 구성과 비교해 볼 때 특히 게이트 전극층의 구성이 상이하다.
이 실시예에서, 게이트 전극층은 제 1 전도층(7a) 및 제 2 전도층(7b)의 제 2 층 구조로 형성된다. 제 1 전도층(7a)은 분리 절연층(15) 및 절연층(13)의 상부 표면과 실질적으로 동일한 높이로 형성된 상부 표면을 갖는다. 제 2 전도층(7b)은 제 1 전도층(7a)의 상부 표면에 접하고, 트렌치 분리 구조상에 연장되도록 형성된다.
제 1 전도층(7a)과 분리 절연층(15) 사이의 영역은 예를 들어, 실리콘 산화막으로 형성된 절연층(21)에 의해 매립된다. 절연층(21)의 상부 표면은 분리 절연층(15) 및 절연층(13)의 상부 표면과 동일한 높이로 형성된다.
이외의 구성은 제 1 실시예의 구성과 동일하므로, 동일한 부재는 동일한 참조 부호를 부여하고, 이에 관한 설명은 생략한다.
이하, 본 실시예의 제조 방법에 관해 기술될 것이다.
도 13 내지 도 15는 본 발명의 제 2 실시예의 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략 단면도이다. 본 실시예의 제조 방법은 도 3 내지 도 10에 도시된 제 1 실시예와 동일한 공정을 거친다. 도 10에 도시된 전도층(7)은 예를 들어 연마법에 의해 분리 절연층(15) 및 절연층(13)의 상부 표면이 노출될 때까지 연마 제거된다.
도 13을 참조하면, 연마된 전도층(7a)은 분리 절연층(15) 및 절연층(13)의 상부 표면과 실질적으로 동일한 평면을 형성하는 상부 표면을 갖는다. 그후, 전도층(7a)은 포토리쏘그래피 및 에칭 기법에 의해 패터닝된다.
도 14를 참조하면, 이러한 패터닝으로 인해 게이트 전극층을 구성하는 제 1 전도층(7a)이 형성된다. 그후, 제 1 전도층(7a)을 마스크로하여 반도체 기판(1)의 주 표면에 불순물을 이온 주입함으로써, 한쌍의 소스/드레인 영역(3)이 형성된다.
도 15를 참조하면, 예를 들어, CVD 기법에 의해 실리콘 산화막으로 형성되는 절연층(21)은 500nm의 두께로 전체 표면상에 형성된다. 절연층(21)이 에칭백(etchback) 또는 연마법으로 제 1 전도층(7a), 분리 절연층(15) 및 절연층(13)의 상부 표면이 노출될 때까지 연마 제거된다. 그러면, 절연층(21)은 제 1 전도층(7a) 및 분리 절연층(15) 사이에 매립되며, 층 상부 표면과 실질적으로 동일한 높이의 상부 표면을 갖게 된다. 그후, 예를 들어, 금속 실리사이드층(7b)은 CVD등의 기법에 의해 형성되고, 포토리쏘그래피 및 에칭에 의해 패터닝된다. 그러면, 도 11 및 도 12에 도시된 제 2의 전도층(7b)은 제 1 전도층(7a)과 전기적으로 접속되도록, 트렌치 분리 구조상으로 연장되도록 형성된다.
전술한 제조 방법에서는 분리 절연층(15)에 의한 단차부 상에 게이트 전극층이 패터닝될 필요는 없다. 따라서, 게이트 전극층(7a, 7b)이 정확하게 패터닝될 수 있다.
제 3 실시예
도 16은 본 발명의 제 3 실시예의 반도체 장치의 구성을 개략적으로 도시한 단면도이다. 도 17은 도 16의 C-C의 라인을 따라 취해진 개략 단면도이다.
도 16 및 도 17을 참조하면, 이 실시예의 반도체 장치의 구성은 도 1 및 도 2에 도시된 제 1 실시예의 구성과 비교해 볼 때 절연층(13a)의 재질이 서로 상이하다. 즉, 이 실시예에서, 절연층(13a)은 예를 들어 실리콘 질화막으로 형성된다.
이외의 구성에 대해서는 제 1 실시예의 구성과 동일하므로, 동일한 부재는 동일한 참조 부호를 부여하고, 이에 관한 설명은 생략한다.
이하, 본 실시예의 반도체 장치의 제조 방법에 관해 기술될 것이다.
도 18 내지 도 23은 본 발명의 제 3 실시예의 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략 단면도이다. 도 18을 참조하면, 반도체 기판(1)의 주 표면상에는 예를 들어, 열 산화법 또는 CVD 기법에 의해 실리콘 산화막으로 이루어진 절연층(11)이 20nm의 두께로 형성된다. 절연층(11)상에는 예를 들어, CVD 기법에 의해 실리콘 질화막으로 이루어진 절연층(13a)이 500nm의 두께로 형성된다. 절연층(13a)상에는 포토리쏘그래피 기법에 의해 레지스트 패턴(33a)이 사전설정된 형태로 형성된다. 그후, 레지스트 패턴(33a)을 마스크로서 사용하여, 절연층(13a, 11)에 순차적으로 에칭하는 드라이 에칭 기법이 수행된다. 그러면, 반도체 기판(1)의 주 표면은 부분적으로 노출된다.
그후, 레지스트 패턴(33a)을 마스크로서 사용한 상태에서, 노출된 반도체 기판(1)의 주 표면에서 에칭이 수행된다. 그후, 레지스트 패턴(33a)이 예를 들어 애싱에 의해 제거된다.
도 19를 참조하면, 전술한 에칭에 의해 반도체 기판(1)의 주 표면에는 예를 들어, 200∼400nm의 깊이로 트렌치(1a, 1b)가 형성된다.
도 20을 참조하면, 예를 들어 CVD 기법에 의해, 실리콘 산화막으로 형성되는 분리 절연층(15)은 트렌치(1a, 1b)를 매립하고, 절연층(13a)을 덮도록 형성된다. 분리 절연층(15)의 두께는 절연층(11, 13a)과 트렌치(1a)의 두께의 합 이상으로 된다.
이어서, 분리 절연층(15)은 절연층(13a)의 상부 표면이 적어도 노출될 때까지 연마법 또는 에칭 기법에 의해 연마 또는 에칭된다.
도 21을 참조하면, 이러한 연마 또는 에칭에 의해 트렌치(1a, 1b)가 매립되고, 절연층(13a)의 상부 표면과 동일한 높이의 상부 표면을 갖는 분리 절연층(15)이 형성된다.
이러한 연마 또는 에칭시 절연층(13a)은 스토퍼로서 작용한다.
도 22를 참조하면, 포토리쏘그래피에 의해 레지스트 패턴(33b)은 트랜지스터 형성 영역에 위치한 절연층(13a)의 상부 표면이 적어도 노출되는 홀 패턴(33b1)을 갖도록 형성된다. 또한, 홀 패턴(33b1)은 제 1 실시예에서 기술된 것과 동일한 개구 크기를 갖도록 형성된다.
레지스트 패턴(33b)을 마스크로서 사용하여 드라이 에칭함으로써, 트랜지스터 형성 영역의 절연층(13a)이 선택적으로 제거된다. 이러한 드라이 에칭에서는 CHF3와 H2의 혼합 가스가 사용된다. 여기서, H2의 분압을 조정함으로써, 실리콘 산화막과 실리콘 질화막의 에칭의 선택비를 임의로 설정할 수 있다. 에칭에 의해 트랜지스터 형성 영역의 절연층(11)이 또한 제거된다. 그후, 레지스트 패턴(33b)이 예를 들어, 애싱(ashing)에 의해 제거된다.
도 23을 참조하면, 절연층(11)의 에칭에 의해 트랜지스터 형성 영역의 반도체 기판(1)의 주 표면이 노출된다. 그후, 도 10에 도시된 제 1 실시예와 마찬가지의 공정을 거쳐, 도 16 및 도 17에 도시된 반도체 장치가 완성된다.
전술한 본 실시예의 제조 방법에서는 도 16, 도 17에서 분리 절연층(15)이 실리콘 산화막으로 형성되고 절연층(13a)이 실리콘 질화막으로 형성되는 경우에 대해 설명하였다. 그렇지만, 분리 절연층(15)은 실리콘 질화막으로 형성되어도 좋고, 절연층(13a)은 실리콘 산화막으로 형성되어도 좋다. 이 경우, 도 22 및 도 23에 도시된 절연층(13a)의 에칭에서는 CHF3와 H2의 가스 혼합중 H2의 분압을 조정함으로써, 전술한 경우와는 대조적으로, 실리콘 산화막의 에칭 속도를 실리콘 질화막의 에칭 속도보다 빠르게 할 수 있다. 또한, 혼합 가스대신 HF 수용액을 사용하여 에칭이 수행되는 경우에도, 실리콘 산화막의 에칭 속도가 실리콘 질화막의 에칭 속도보다 빠르게 된다.
드라이 에칭을 사용하는 경우, 실리콘 산화막을 마스크로서 사용하여 실리콘 산화막을 에칭하는 것은 실리콘 산화막을 마스크로서 사용하여 실리콘 질화막을 에칭하는 경우보다 에칭의 선택비를 크게 설정할 수 있다. 따라서, 드라이 에칭이 사용되는 경우, 분리 절연층(15)은 실리콘 질화막으로 형성되고, 절연층(13a)는 실리콘 산화막으로 형성되는 것이 바람직하다.
한편, 도 20 및 도 21에 도시된 연마 공정에서, 실리콘 질화막의 연마 속도는 실리콘 산화막의 속도보다 늦다. 따라서, 연마를 고려하는 경우, 분리 절연층(15)은 실리콘 산화막으로 형성되고, 절연층(13a)은 실리콘 산화막으로 형성되는 것이 바람직하다.
제 4 실시예
전술한 제 3 실시예에서, 절연층(13a)은 실리콘 산화막보다 큰 유전 상수(dielectric constant)를 갖는 실리콘 질화막으로 형성된다. 따라서, 제 3 실시예의 게이트 전극층(7)의 기생 용량은 제 1 실시예보다 증대되어 버린다. 이러한 문제점을 해결하는 수단으로서, 실리콘 질화막이 인 또는 붕소들중 적어도 어느 하나가 도핑된 실리콘 산화막으로 대체하여 사용되는 본 실시예가 바람직하다. 이하, 본 실시예의 반도체 장치의 제조 방법에 관해 기술될 것이다.
도 24 내지 도 28은 본 발명의 제 4 실시예의 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략 단면도이다. 본 실시예의 제조 방법은 도 18 내지 도 21에 도시된 제 3 실시예의 공정과 마찬가지의 공정을 거친다. 그후, 도 21에 도시된 실리콘 질화막으로 형성된 절연층(13a)은 열 인산에 의해 선택적으로 제거된다.
이로 인해, 도 24에 도시된 바와 같이 실리콘 산화막으로 형성된 절연층(11)의 표면이 노출된다.
도 25를 참조하면, 예를 들어 CVD 기법에 의해 인 또는 붕소 중 적어도 어느 하나가 도핑된 실리콘 산화막이 700nm의 두께로 전체 표면상에 형성된다. 분리 절연층(15)의 상부 표면이 적어도 노출될 때까지, 실리콘 산화막은 예를 들어, 연마법 또는 에칭 기법에 의해 연마 또는 에칭된다. 그러면, 인 또는 붕소 중 적어도 어느 하나가 도핑된 실리콘 산화막으로 형성되는 절연층(13b)의 상부 표면은 분리 절연층(15)의 상부 표면과 실질적으로 동일한 높이를 갖는다.
도 26을 참조하면, 포토리쏘그래피에 의해 레지스트 패턴(33b)은 도 8에 도시된 공정과 동일하게 형성된다. 레지스터 패턴(33b)을 마스크로서 사용하여, 트랜지스터 형성 영역의 절연층(13b)에서 에칭이 HF 증기에 의해 수행된다.
도 27을 참조하면, 이러한 에칭에 의해 트랜지스터 형성 영역의 절연층(13b)만이 선택적으로 제거되어, 절연층(11)의 표면이 노출된다. 그후, 에칭에 의해 절연층(11)이 제거된다.
이러한 방식에 의해 트랜지스터 형성 영역의 반도체 기판(1)의 주 표면이 노출된다. 그후, 레지스트 패턴(33b)은 예를 들어, 에싱 기법에 의해 제거되어, 도 28에 도시된 상태로 된다. 이 상태에서 제 1 실시예와 마찬가지로 게이트 절연층과 게이트 전극층이 형성된다.
이 실시예에서, 절연층(13b)은 인 또는 붕소 중 적어도 어느 하나가 도핑되는 실리콘 산화막이 이용된다. 따라서, 절연층(13b)이 실리콘 질화막이 이용되는 경우보다 게이트 전극층(7)의 기생 용량을 줄일 수 있다.
제 5 실시예
제 3 실시예에서는 도 18에 도시된 절연층(13a)이 실리콘 산화막으로 형성되지만, CVD 기법에 의해 형성된 다결정 실리콘층 또는 비정질 실리콘층(amorphous silicon layer)이 실리콘 질화막대신 사용되어도 좋다. 이하, 다결정 실리콘 또는 비정질 실리콘으로 형성된 절연층(13a)을 포함하는 실시예가 기술될 것이다.
도 29 내지 도 34는 본 발명의 제 5 실시예의 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략 단면도이다. 도 29를 참조하면, 반도체 기판(1)의 주 표면상에는 예를 들어, 열 산화법 또는 CVD 기법에 의해 실리콘 산화막으로 이루어진 절연층(11)이 10nm의 두께로 형성된다. 절연층(11)상에는 예를 들어, CVD 기법에 의해 다결정 실리콘막으로 이루어진 전도층(7c)이 400nm 두께로 형성된다. 전도층(7c)은 다결정 실리콘막대신 비정질 실리콘으로 형성되어도 좋다.
전도층(7c)상에는 포토리쏘그래피에 의해 사전설정된 형태를 갖는 레지스트 패턴(33a)이 형성된다. 레지스트 패턴(33a)을 마스크로서 사용하여, 전도층(7c) 및 절연층(11)은 반도체 기판(1)의 일부 주 표면이 노출되도록 순차적으로 에칭된다. 또한, 노출된 반도체 기판(1)의 주 표면에는 레지스트 패턴(33a)을 마스크로 한 상태에서 에칭이 수행된다. 그후, 레지스트 패턴(33a)은 예를 들어, 애싱 기법에 의해 제거된다.
도 30을 참조하면, 이러한 에칭에 의해 반도체 기판(1)의 주 표면에는 200∼400nm 깊이를 갖는 트렌치(1a, 1b)가 형성된다.
도 31을 참조하면, 트렌치(1a, 1b)를 매립하고, 전도층(7c)상을 덮도록 실리콘 산화막으로 이루어진 절연층(15)이 예를 들어, 800nm의 두께로 형성된다. 그후, 절연층(15)은 연마법 또는 에칭 기법에 의해 전도층(7c)의 상부 표면이 노출될 때까지 연마 또는 에칭된다.
도 32를 참조하면, 전술한 방식에 의해 트렌치(1a, 1b)를 매립하여 전도층(7c)의 상부 표면과 실질적으로 동일한 상부 표면을 갖는 분리 절연층(15)이 형성된다. 그후, 드라이 에칭 기법에 의해 전도층(7c)이 제거된다.
도 33을 참조하면, 전술한 드라이 에칭 기법에 의해 절연층(11)의 표면이 노출된다.
도 34를 참조하면, 절연층(11) 및 분리 절연층(15)을 덮도록, 예를 들어, 붕소 또는 인 중 적어도 어느 하나를 포함하는 실리콘 산화막(예를 들어, PSG 막, BPSG 막)으로 이루어진 절연층(13d)이 600nm의 두께로 형성된다. 그후, 절연층(13d)는 연마법에 의해 분리 절연층(15)의 상부 표면이 노출될 때까지 연마된다. 그러면, 절연층(13d)의 상부 표면은 분리 절연층(15)의 상부 표면과 실질적으로 동일한 높이로 된다.
그후, 도 25 내지 도 28에 도시된 제 4 실시예와 동일한 공정을 수행함으로써 MOS 트랜지스터가 형성되고 반도체 장치가 완성된다.
이 실시예는 전술한 제 4 실시예와 동일한 효과를 갖는다.
제 6 실시예
제 5 실시예서는 도 32 및 도 33에 도시된 다결정 실리콘으로 이루어진 전도층(7c)이 모두 제거된다. 그러나, 전도층(7c)의 일부가 게이트 전극으로서 남겨질 수 있다. 이하, 전도층 일부를 게이트 전극으로서 잔류시키는 방안이 기술될 것이다.
도 35 내지 도 37은 본 발명의 제 6 실시예의 반도체 장치의 제조 방법을 공정 순서로 도시한 개략 단면도이다. 이 실시예의 제조 방법은 도 29 내지 도 32에 도시된 제 5 실시예와 동일한 공정으로 수행된다. 그후, 도 35를 참조하면, 포토리쏘그래피에 의해 트랜지스터 형성 영역의 전도층(7c)상에만 레지스트 패턴(33d)이 형성된다. 레지스트 패턴(33d)을 마스크로서 사용한 상태에서 전도층(7c)상의 드라이 에칭이 수행된다.
도 36을 참조하면, 이러한 드라이 에칭에 의해 트랜지스터 형성 영역 이외의 전도층(7c)이 제거되고, 절연층(11)의 표면이 노출된다. 그후, 레지스트 패턴(33d)이 제거된다.
도 37을 참조하면, 붕소 또는 인 중 적어도 어느 하나를 포함하는 실리콘 산화막(예를 들어, PSG 막과 BPSG 막)으로 이루어진 절연층(13e)은 600nm의 두께로 형성된다. 그후, 연마법에 의해 분리 절연층(15)의 상부 표면이 노출될 때까지 절연층(13e)이 연마된다. 그러면, 트랜지스터 형성 영역 이외의 절연층(11)상에는 분리 절연층(15) 및 전도층(7c)의 상부 표면과 실질적으로 동일한 높이를 갖는 절연층(13e)이 남게 된다.
이때, 절연층(13e)은 불순물을 실질적으로 포함하지 않은 실리콘 산화막으로 형성될 수 있다. 그러나, 연마법을 사용하여 매립하는 경우, BPSG 막의 연마 속도는 불순물을 포함하지 않은 실리콘 산화막보다 수배 내지 10배 정도 빠르다. 따라서, BPSG 막 등으로 형성된 절연층(13e)이 사용되면, 분리 절연층(15)의 두께가 감소되는 것이 억제되며, 이로 인해 매립이 더욱 효과적으로 수행될 수 있다.
그후, 전도층(7c)이 게이트 전극층으로서 사용될 수 있도록 도 14 및 도 15에 도시된 제 2 실시예와 동일한 공정으로 수행된다.
이 실시예의 제조 방법은 전도층(7c)을 모두 제거한 후에 새로운 전극층을 형성할 필요가 없기 때문에, 제 5 실시예보다 제조 공정을 상당히 줄일 수 있다.
이 실시예에서, 전도층(7c)은 비정질 실리콘 또는 TiSi2등과 같은 금속 실리사이드로 형성되거나, 혹은 이들을 조합하여 적층된 막으로 형성될 수 있다. 전도층(7c)은 TiN과 같은 금속 질화막과 금속 실리사이드로 이루어진 적층형 막으로 형성될 수 있다. 이들 막은 도 36의 공정에서 다결정 실리콘과 마찬가지로, 염소(chlorine)에 의해 드라이 에칭될 수 있으므로, 실리콘 산화막으로 이루어진 절연층(15)상에서 에칭이 선택적으로 수행될 수 있다.
전술한 제 1 내지 제 6 실시예에서, 트랜지스터 형성 영역은 도 38 내지 도 40에 도시된 바와 같이, 2개 이상의 트렌치를 갖는 소자 분리 영역에 둘러싸여 있어도 좋다.
도 38은 2개 이상의 트렌치를 갖는 소자 분리 영역에 둘러싸인 트랜지스터 형성 영역을 개략적으로 도시한 도면이다. 도 39 및 도 40은 제각기 도 38의 D-D 라인 및 E-E 라인을 따라 취해진 개략 단면도이다.
지금까지 열거한 실시예는 여러 특징으로 예시한 것으로 이로 한정되지 않음에 유의하여야 한다. 본 발명의 범위는 전술한 설명이 아닌 특허 청구범위에 기술되어 있으며, 특허 청구범위내에서 여러가지 변경이 포함될 수 있음에 유의하여야 한다.
본 발명의 반도체 장치에서 소자 분리 영역의 제 2 절연층은 소자 형성 영역의 제 3 절연층보다 두꺼운 두께를 갖는다. 따라서, 전도층과 반도체 기판 사이에 위치되는 절연층의 두께는 소자 형성 영역보다 소자 분리 영역이 더 크게 된다. 따라서, 소자 분리 영역의 전도층과 반도체 기판 사이의 기생 용량이 감소될 수 있다.
또한, 소자분리 영역의 트렌치를 매립하는 제 1 절연층은 주 표면에서 윗쪽으로 돌출되고, 돌출된 부분은 트렌치의 측벽면과 실질적으로 연속하는 측벽면을 갖는다. 따라서, 단지 트렌치만을 매립하는 절연층을 포함하는 종래 기술에 비해, 제 1 절연층상에 위치되는 전도층과 반도체 기판 사이에 충분한 공간이 확보된다. 따라서, 전도층이 게이트 전극층인 경우, 채널을 소자 형성 영역의 표면 영역에만 형성하는 것이 가능하다. 이로 인해, 드레인 전류는 급격하게 증가되지 않으며, 상승시 펄스 파형이 왜곡되지 않으므로, 고속 동작이 용이해진다.
또한, 소자 분리 영역내에서 트렌치를 복수개로 분할하였기 때문에, 각각의 트렌치의 폭은 적절한 값으로 설정될 수 있다. 따라서, 예를 들어, 연마시 트렌치의 폭이 너무 넓어지기 때문에 트렌치를 매립하는 절연층의 상부 표면이 오목해지는 것이 방지된다. 따라서, 이러한 오목 상태로 인한 단차가 제거되므로, 트렌치상에서 패터닝이 정확하게 수행된다.
이러한 본 발명의 반도체 장치의 제조 방법에 따르면, 기생 용량을 줄이고, 고속 동작을 용이하게 하며, 트렌치상에서 패터닝을 정확하게 수행하는 반도체 장치가 제조될 수 있다.
Claims (3)
- 서로 인접하는 소자 형성 영역(element formation regions)을 전기적으로 분리시키는 소자 분리 영역(an element isolating region)을 갖는 반도체 장치(a semiconductor device)에 있어서,주 표면(a main surface)을 가지며, 상기 소자 분리 영역내의 상기 주 표면에 다수의 트렌치가 제공되는 반도체 기판과,상기 트렌치를 매립하고, 상기 주 표면상에서 위쪽으로 돌출되는 제 1 절연층(a first insulating layer)을 포함하고,상기 제 1 절연층의 상기 주 표면상에서 위쪽으로 돌출된 부분은 상기 트렌치의 측벽면에 실질적으로 연속하는 측벽면을 가지며,다수의 상기 트렌치 사이에 위치되는 상기 주 표면 전면상에 형성되고, 상기 제 1 절연층과 상이한 재료로 형성되는 제 2 절연층(a second insulating layer)과,상기 소자 형성 영역내의 소자와 전기적으로 접속되고, 상기 소자 형성 영역내에서 상기 주 표면상에 제 3 절연층(a third insulating layer)을 개재하여 형성되고, 상기 소자 분리 영역내에서 상기 제 1 및 제 2 절연층의 상부 표면상으로 연장하는 전도층(a conductive layer)을 포함하고,상기 제 2 절연층의 두께는 상기 제 3 절연층의 두께보다 큰반도체 장치.
- 서로 인접하는 소자 형성 영역을 전기적으로 분리시키는 소자 분리 영역을 갖는 반도체 장치의 제조 방법에 있어서,반도체 기판의 주 표면상에 제 1 및 제 2 절연층을 순차적으로 형성한 후, 상기 제 1 및 상기 제 2 절연층을 사전설정된 형태로 패터닝(patterning)하는 공정과,패터닝된 상기 제 1 및 상기 제 2 절연층을 마스크(mask)로서 사용하여 상기 반도체 기판의 주 표면에 에칭을 수행함으로써, 상기 소자 분리 영역내에 다수의 트렌치를 형성하는 공정과,상기 트렌치를 매립하고 상기 제 2 절연층을 덮도록, 제 1 절연층과 상이한 재료로 이루어진 제 3 절연층을 형성하는 공정과,상기 제 2 절연층의 상부 표면이 적어도 노출될 때까지 상기 제 3 절연층을 연마하여 제거함으로써, 상기 제 2 및 상기 제 3 절연층의 상부 표면을 실질적으로 동일한 평면으로 형성하는 공정과,상기 제 1 및 상기 제 3 절연층의 상부 표면이 실질적으로 동일한 표면으로 형성되도록 상기 제 3 절연층을 제거하는 공정과,상기 제 2 절연층을 제거하는 공정과,상기 제 3 절연층의 제거는 어렵고 상기 제 1 절연층의 제거는 용이한 조건에서 에칭을 수행함으로써, 상기 소자 형성 영역내의 상기 제 1 절연층을 선택적으로 제거하는 공정과,상기 소자 형성 영역내의 상기 반도체 기판의 주 표면상에 제 4 절연층을 개재하여 전도층을 형성하는 공정을 포함하는반도체 장치의 제조 방법.
- 서로 인접하는 소자 형성 영역을 전기적으로 분리시키는 소자 분리 영역을 갖는 반도체 장치의 제조 방법에 있어서,반도체 기판의 주 표면상에 제 1 절연층을 형성한 후, 상기 제 1 절연층을 사전설정된 형태로 패터닝하는 공정과,패터닝된 상기 제 1 절연층을 마스크로서 사용하여 상기 반도체 기판의 주 표면에 에칭을 수행함으로써, 상기 소자 분리 영역내에 다수의 트렌치를 형성하는 공정과,상기 트렌치를 매립하고 상기 제 1 절연층상을 덮도록 제 1 절연층과 상이한 재료로 이루어진 제 2 절연층을 형성하는 공정과,상기 제 1 절연층의 상부 표면이 적어도 노출할 때까지 상기 제 2 절연층을 연마하여 제거함으로써, 상기 제 1 및 상기 제 2 절연층의 상부 표면을 실질적으로 동일한 평면으로 형성하는 공정과,상기 제 2 절연층의 제거는 어렵고 상기 제 1 절연층의 제거는 용이한 조건에서 에칭을 수행함으로써, 상기 소자 형성 영역내의 상기 제 1 절연층을 선택적으로 제거하는 공정과,상기 소자 형성 영역내의 상기 반도체 기판의 주 표면상에 제 3 절연층을 개재하여 전도층을 형성하는 공정을 포함하는반도체 장치의 제조 방법.
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