JPH0794733A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0794733A JPH0794733A JP23944993A JP23944993A JPH0794733A JP H0794733 A JPH0794733 A JP H0794733A JP 23944993 A JP23944993 A JP 23944993A JP 23944993 A JP23944993 A JP 23944993A JP H0794733 A JPH0794733 A JP H0794733A
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- forming
- film
- sidewall
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Abstract
(57)【要約】
【目的】 トレンチ型素子分離方法の問題点である素子
領域端部の露出を防止し、ゲ−ト酸化膜の破壊耐圧の向
上および寄生トランジスタの発生を防止することが可能
となる半導体装置及びその製造方法を提供することを目
的とする。 【構成】 トレンチ（溝）のエッチングのマスク材に多
結晶シリコン膜を用い、トレンチエッチング工程、シリ
コン酸化膜１５の埋め込み工程、埋め込んだシリコン酸
化膜１５の表面凹凸の平坦化工程を経た後に、前記マス
ク材を除去し、全面に多結晶シリコン膜２０を堆積した
後、異方性ＲＩＥを用いて、シリコン酸化膜１５の側壁
に多結晶シリコン膜１６を形成し、その後、ゲ−ト酸化
膜１７及びゲ−ト電極１８を形成する。
領域端部の露出を防止し、ゲ−ト酸化膜の破壊耐圧の向
上および寄生トランジスタの発生を防止することが可能
となる半導体装置及びその製造方法を提供することを目
的とする。 【構成】 トレンチ（溝）のエッチングのマスク材に多
結晶シリコン膜を用い、トレンチエッチング工程、シリ
コン酸化膜１５の埋め込み工程、埋め込んだシリコン酸
化膜１５の表面凹凸の平坦化工程を経た後に、前記マス
ク材を除去し、全面に多結晶シリコン膜２０を堆積した
後、異方性ＲＩＥを用いて、シリコン酸化膜１５の側壁
に多結晶シリコン膜１６を形成し、その後、ゲ−ト酸化
膜１７及びゲ−ト電極１８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特に素子分離の構造及び方法の改良に
関する。
造方法に係わり、特に素子分離の構造及び方法の改良に
関する。
【０００２】
【従来の技術】ＬＳＩにおいて素子間を電気的に分離す
る方法として、素子分離領域に溝を形成し、この溝に酸
化膜などの絶縁物を埋め込む、いわゆるトレンチ分離法
が微細化に対して有望である。これは、トレンチ分離法
では、従来用いられていたＬＯＣＯＳ法（選択酸化法）
で問題であった分離領域の微細化に伴う分離酸化膜の薄
膜化による分離耐圧劣化が防止できることによる。即
ち、トレンチ分離法では分離領域に溝を深く形成し、こ
の溝に絶縁膜を埋め込む方法である為に原理的に分離酸
化膜の薄膜化は生じないからである。
る方法として、素子分離領域に溝を形成し、この溝に酸
化膜などの絶縁物を埋め込む、いわゆるトレンチ分離法
が微細化に対して有望である。これは、トレンチ分離法
では、従来用いられていたＬＯＣＯＳ法（選択酸化法）
で問題であった分離領域の微細化に伴う分離酸化膜の薄
膜化による分離耐圧劣化が防止できることによる。即
ち、トレンチ分離法では分離領域に溝を深く形成し、こ
の溝に絶縁膜を埋め込む方法である為に原理的に分離酸
化膜の薄膜化は生じないからである。
【０００３】しかしながら、このように本質的に優れて
いるトレンチ分離法ではあるが、以下に述べる問題の
為、期待されたほど高性能を示さなかった。図５（ａ）
乃至（ｃ）は、従来の問題点を示した工程断面図であ
る。これらの図において、ソ−ス、ドレイン領域は図面
（紙面）の垂直方向に並んで形成されている。
いるトレンチ分離法ではあるが、以下に述べる問題の
為、期待されたほど高性能を示さなかった。図５（ａ）
乃至（ｃ）は、従来の問題点を示した工程断面図であ
る。これらの図において、ソ−ス、ドレイン領域は図面
（紙面）の垂直方向に並んで形成されている。
【０００４】すなわち、シリコン基板３０の素子分離領
域に溝を形成し、この溝の内部に、例えばシリコン酸化
膜３５を基板表面が平坦となるように埋め込む（図５
（ａ））。この後、酸を含むウエットエッチング工程を
行うことにより、シリコン酸化膜３５がエッチングさ
れ、素子領域の端部３９が図５（ｂ）のように鋭角に露
出する。その結果、図５（ｃ）のようにＭＯＳＦＥＴを
作製した場合、上記鋭角の端部３９において電界が集中
することによりゲ−ト酸化膜３７が破壊されたり、端部
３９にしきい値電圧の低い寄生ＭＯＳＦＥＴが発生した
りする問題が生ずる。なお、この図において３８はゲ−
ト電極である。
域に溝を形成し、この溝の内部に、例えばシリコン酸化
膜３５を基板表面が平坦となるように埋め込む（図５
（ａ））。この後、酸を含むウエットエッチング工程を
行うことにより、シリコン酸化膜３５がエッチングさ
れ、素子領域の端部３９が図５（ｂ）のように鋭角に露
出する。その結果、図５（ｃ）のようにＭＯＳＦＥＴを
作製した場合、上記鋭角の端部３９において電界が集中
することによりゲ−ト酸化膜３７が破壊されたり、端部
３９にしきい値電圧の低い寄生ＭＯＳＦＥＴが発生した
りする問題が生ずる。なお、この図において３８はゲ−
ト電極である。
【０００５】図６は、従来構造のＭＯＳＦＥＴにおける
ゲ−ト電圧とドレイン電流との関係を示す特性図であ
る。この図からわかるように、電流電圧特性に折れ曲が
り（キンク）が発生し、素子設計に支障を与える問題が
あった。
ゲ−ト電圧とドレイン電流との関係を示す特性図であ
る。この図からわかるように、電流電圧特性に折れ曲が
り（キンク）が発生し、素子設計に支障を与える問題が
あった。
【０００６】
【発明が解決しようとする課題】以上述べたように、従
来構造のＭＯＳＦＥＴにおいては素子領域の端部が鋭角
に露出することにより、この鋭角の端部において電界が
集中し、このためゲート酸化膜が破壊されたり、上記端
部にしきい値電圧の低い寄生ＭＯＳＦＥＴが発生したり
する問題が生ずる。
来構造のＭＯＳＦＥＴにおいては素子領域の端部が鋭角
に露出することにより、この鋭角の端部において電界が
集中し、このためゲート酸化膜が破壊されたり、上記端
部にしきい値電圧の低い寄生ＭＯＳＦＥＴが発生したり
する問題が生ずる。
【０００７】本発明は上記問題点に鑑みてなされたもの
で、素子領域の端部が露出せず、ゲ−ト酸化膜の破壊お
よび寄生ＭＯＳＦＥＴの発生を防止することが可能とな
る半導体装置及びその製造方法を提供することを目的と
する。
で、素子領域の端部が露出せず、ゲ−ト酸化膜の破壊お
よび寄生ＭＯＳＦＥＴの発生を防止することが可能とな
る半導体装置及びその製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記した問題を解決する
ために本発明は、半導体基板上に選択的に形成された素
子分離絶縁膜と、この素子分離絶縁膜に囲まれて形成さ
れた素子形成領域と、この素子形成領域上に形成された
ゲ−ト絶縁膜と、前記素子分離絶縁膜の側壁に形成され
た側壁導電膜と、この側壁導電膜上に形成された側壁絶
縁膜と、前記素子分離絶縁膜、ゲ−ト絶縁膜、及び側壁
絶縁膜上に形成されたゲ−ト電極とを具備したことを特
徴とする半導体装置を提供する。
ために本発明は、半導体基板上に選択的に形成された素
子分離絶縁膜と、この素子分離絶縁膜に囲まれて形成さ
れた素子形成領域と、この素子形成領域上に形成された
ゲ−ト絶縁膜と、前記素子分離絶縁膜の側壁に形成され
た側壁導電膜と、この側壁導電膜上に形成された側壁絶
縁膜と、前記素子分離絶縁膜、ゲ−ト絶縁膜、及び側壁
絶縁膜上に形成されたゲ−ト電極とを具備したことを特
徴とする半導体装置を提供する。
【０００９】好ましくは、前記導電膜は多結晶シリコン
膜である。さらに本発明は、半導体基板上に選択的に形
成された素子分離絶縁膜と、この素子分離絶縁膜に囲ま
れて形成された素子形成領域と、この素子形成領域上に
形成されたゲ−ト絶縁膜と、前記素子分離絶縁膜の側壁
に形成された側壁絶縁膜と、前記素子分離絶縁膜、ゲ−
ト絶縁膜、及び側壁絶縁膜上に形成されたゲ−ト電極と
を具備したことを特徴とする半導体装置を提供する。
膜である。さらに本発明は、半導体基板上に選択的に形
成された素子分離絶縁膜と、この素子分離絶縁膜に囲ま
れて形成された素子形成領域と、この素子形成領域上に
形成されたゲ−ト絶縁膜と、前記素子分離絶縁膜の側壁
に形成された側壁絶縁膜と、前記素子分離絶縁膜、ゲ−
ト絶縁膜、及び側壁絶縁膜上に形成されたゲ−ト電極と
を具備したことを特徴とする半導体装置を提供する。
【００１０】好ましくは、前記側壁絶縁膜はシリコン酸
化膜又はシリコン窒化膜である。また本発明は、半導体
基板の素子形成領域上に選択的にパタ−ン層を形成する
工程と、前記パタ−ン層以外の前記半導体基板を選択的
にエッチングすることにより、素子分離領域に溝を形成
する工程と、この溝の内部に第１の絶縁膜を選択的に埋
め込む工程と、前記パタ−ン層を選択的に除去すること
により、前記素子形成領域上に凹部を形成する工程と、
前記凹部の側壁に導電膜を選択的に形成する工程と、こ
の導電膜及び前記素子形成領域上にそれぞれ第２、第３
の絶縁膜を形成する工程と、前記第１、第２、及び第３
の絶縁膜上にゲ−ト電極を形成する工程とを具備したこ
とを特徴とする半導体装置の製造方法を提供する。
化膜又はシリコン窒化膜である。また本発明は、半導体
基板の素子形成領域上に選択的にパタ−ン層を形成する
工程と、前記パタ−ン層以外の前記半導体基板を選択的
にエッチングすることにより、素子分離領域に溝を形成
する工程と、この溝の内部に第１の絶縁膜を選択的に埋
め込む工程と、前記パタ−ン層を選択的に除去すること
により、前記素子形成領域上に凹部を形成する工程と、
前記凹部の側壁に導電膜を選択的に形成する工程と、こ
の導電膜及び前記素子形成領域上にそれぞれ第２、第３
の絶縁膜を形成する工程と、前記第１、第２、及び第３
の絶縁膜上にゲ−ト電極を形成する工程とを具備したこ
とを特徴とする半導体装置の製造方法を提供する。
【００１１】好ましくは、前記凹部の側壁に導電膜を選
択的に形成する工程は、前記凹部及び前記第１の絶縁膜
上に導電膜を形成し、この導電膜の全面を異方的にエッ
チングする工程を含む。
択的に形成する工程は、前記凹部及び前記第１の絶縁膜
上に導電膜を形成し、この導電膜の全面を異方的にエッ
チングする工程を含む。
【００１２】また好ましくは、前記導電膜及び前記素子
形成領域上にそれぞれ第２、第３の絶縁膜を形成する工
程は、前記素子形成領域の表面を露出し、この表面及び
前記導電膜の表面を酸化若しくは窒化する工程を含む。
形成領域上にそれぞれ第２、第３の絶縁膜を形成する工
程は、前記素子形成領域の表面を露出し、この表面及び
前記導電膜の表面を酸化若しくは窒化する工程を含む。
【００１３】さらに本発明は、半導体基板の素子形成領
域上に選択的にパタ−ン層を形成する工程と、前記パタ
−ン層以外の前記半導体基板を選択的にエッチングする
ことにより、素子分離領域に溝を形成する工程と、この
溝の内部に第１の絶縁膜を選択的に埋め込む工程と、前
記パタ−ン層を選択的に除去することにより、前記素子
形成領域上に凹部を形成する工程と、前記凹部の側壁に
第２の絶縁膜を選択的に形成する工程と、前記素子形成
領域上にゲ−ト絶縁膜となる第３の絶縁膜を形成する工
程と、前記第１、第２、及び第３の絶縁膜上にゲ−ト電
極を形成する工程とを具備したことを特徴とする半導体
装置の製造方法を提供する。
域上に選択的にパタ−ン層を形成する工程と、前記パタ
−ン層以外の前記半導体基板を選択的にエッチングする
ことにより、素子分離領域に溝を形成する工程と、この
溝の内部に第１の絶縁膜を選択的に埋め込む工程と、前
記パタ−ン層を選択的に除去することにより、前記素子
形成領域上に凹部を形成する工程と、前記凹部の側壁に
第２の絶縁膜を選択的に形成する工程と、前記素子形成
領域上にゲ−ト絶縁膜となる第３の絶縁膜を形成する工
程と、前記第１、第２、及び第３の絶縁膜上にゲ−ト電
極を形成する工程とを具備したことを特徴とする半導体
装置の製造方法を提供する。
【００１４】好ましくは、前記凹部の側壁に第２の絶縁
膜を選択的に形成する工程は、前記凹部及び前記第１の
絶縁膜上に絶縁膜を形成し、この絶縁膜の全面を異方的
にエッチングする工程を含む。
膜を選択的に形成する工程は、前記凹部及び前記第１の
絶縁膜上に絶縁膜を形成し、この絶縁膜の全面を異方的
にエッチングする工程を含む。
【００１５】また、前記した溝の内部に第１の絶縁膜を
選択的に埋め込む工程は、前記パタ−ン層として耐エッ
チング性パタ−ンを用い、この耐エッチング性パタ−ン
及び前記溝上に前記第１の絶縁膜を形成し、エッチバッ
ク若しくは研磨により前記第１の絶縁膜をエッチングす
る工程を含むことが好ましい。
選択的に埋め込む工程は、前記パタ−ン層として耐エッ
チング性パタ−ンを用い、この耐エッチング性パタ−ン
及び前記溝上に前記第１の絶縁膜を形成し、エッチバッ
ク若しくは研磨により前記第１の絶縁膜をエッチングす
る工程を含むことが好ましい。
【００１６】
【作用】本発明によれば、半導体基板上に選択的に形成
された素子分離絶縁膜の側壁に選択的に側壁導電膜又は
側壁絶縁膜が形成され、これらの上にゲ−ト電極が形成
されるので、素子形成領域の端部が前記ゲ−ト電極に対
して鋭角に露出することはなく、従来のトレンチ分離法
の問題点であった、素子形成領域の端部でのゲ−ト酸化
膜の破壊及び寄生ＭＯＳＦＥＴの発生を防止することが
できる。
された素子分離絶縁膜の側壁に選択的に側壁導電膜又は
側壁絶縁膜が形成され、これらの上にゲ−ト電極が形成
されるので、素子形成領域の端部が前記ゲ−ト電極に対
して鋭角に露出することはなく、従来のトレンチ分離法
の問題点であった、素子形成領域の端部でのゲ−ト酸化
膜の破壊及び寄生ＭＯＳＦＥＴの発生を防止することが
できる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図１乃至図３は本発明による半導体装置
及びその製造方法を示す工程断面図である。これらの図
において、ソ−ス、ドレイン領域は図面（紙面）の垂直
方向に並んで形成されている。
細に説明する。図１乃至図３は本発明による半導体装置
及びその製造方法を示す工程断面図である。これらの図
において、ソ−ス、ドレイン領域は図面（紙面）の垂直
方向に並んで形成されている。
【００１８】まず、図１（ａ）に示す如く、例えばシリ
コンからなる半導体基板１０の表面に、熱酸化膜１１を
厚さ２０ｎｍで形成した後、ＬＰＣＶＤ（Low Pressure
Chemical Vapor Deposition）法により多結晶シリコン
膜１２を厚さ４００ｎｍで堆積する。次いで、半導体基
板１０の素子形成領域上にレジストパタ−ン１３を選択
的に形成し、これをマスクとして、図１（ｂ）に示すよ
うに多結晶シリコン膜１２及び熱酸化膜１１をエッチン
グし、さらに半導体基板１０を反応性イオンエッチング
（ＲＩＥ）法により基板表面から深さ１μｍでエッチン
グすることにより、溝１４を形成する。
コンからなる半導体基板１０の表面に、熱酸化膜１１を
厚さ２０ｎｍで形成した後、ＬＰＣＶＤ（Low Pressure
Chemical Vapor Deposition）法により多結晶シリコン
膜１２を厚さ４００ｎｍで堆積する。次いで、半導体基
板１０の素子形成領域上にレジストパタ−ン１３を選択
的に形成し、これをマスクとして、図１（ｂ）に示すよ
うに多結晶シリコン膜１２及び熱酸化膜１１をエッチン
グし、さらに半導体基板１０を反応性イオンエッチング
（ＲＩＥ）法により基板表面から深さ１μｍでエッチン
グすることにより、溝１４を形成する。
【００１９】次に、レジスト１３を除去した後に、図１
（ｃ）に示す如く減圧ＣＶＤ法によりシリコン酸化膜１
５を厚さ１．５μｍで堆積する。その後、図２（ａ）に
示すように、酸化シリコンや酸化セリウムからなる研磨
粒子を含む研磨剤を用いて研磨によりシリコン酸化膜１
５の凹凸を平坦化する。この時、多結晶シリコン膜１２
は上記研磨のストッパ−となり、埋め込んだシリコン酸
化膜１５の表面と多結晶シリコン１２の表面はほぼ一致
する。しかる後、図２（ｂ）に示すように、公知のケミ
カル・ドライエッチング法により多結晶シリコン１２を
選択的に除去すし、これにより素子形成領域上に凹部を
形成する。この時、シリコン酸化膜１５はその上端角部
を含む側壁部が露出する。
（ｃ）に示す如く減圧ＣＶＤ法によりシリコン酸化膜１
５を厚さ１．５μｍで堆積する。その後、図２（ａ）に
示すように、酸化シリコンや酸化セリウムからなる研磨
粒子を含む研磨剤を用いて研磨によりシリコン酸化膜１
５の凹凸を平坦化する。この時、多結晶シリコン膜１２
は上記研磨のストッパ−となり、埋め込んだシリコン酸
化膜１５の表面と多結晶シリコン１２の表面はほぼ一致
する。しかる後、図２（ｂ）に示すように、公知のケミ
カル・ドライエッチング法により多結晶シリコン１２を
選択的に除去すし、これにより素子形成領域上に凹部を
形成する。この時、シリコン酸化膜１５はその上端角部
を含む側壁部が露出する。
【００２０】次に、図２（ｃ）に示すように、全面に多
結晶シリコン膜２０を膜厚４００ｎｍで堆積する。更
に、この多結晶シリコン膜２０の全面をＲＩＥ法で異方
的にエッチングすることにより、シリコン酸化膜１５の
側壁部に側壁導電膜として多結晶シリコン膜２０を選択
的に残存させて、側壁多結晶シリコン膜１６を形成する
（図３（ａ））。その後、図３（ｂ）に示すように熱酸
化膜１１をＮＨ4 Ｆなどによりウエットエッチング除去
し、引き続きゲ−ト酸化膜１７を厚さ１０ｎｍで形成す
る。この時、側壁多結晶シリコン膜１６の表面にもシリ
コン酸化膜が形成される。次いで、ゲ−ト電極となる、
例えば燐を高濃度に含む多結晶シリコン膜１８を堆積
し、さらにパタ−ニングを行ってゲ−ト電極１８を形成
する。その後、通常の半導体装置製造工程に従い、本発
明による半導体装置としてＭＯＳＦＥＴを完成する。
結晶シリコン膜２０を膜厚４００ｎｍで堆積する。更
に、この多結晶シリコン膜２０の全面をＲＩＥ法で異方
的にエッチングすることにより、シリコン酸化膜１５の
側壁部に側壁導電膜として多結晶シリコン膜２０を選択
的に残存させて、側壁多結晶シリコン膜１６を形成する
（図３（ａ））。その後、図３（ｂ）に示すように熱酸
化膜１１をＮＨ4 Ｆなどによりウエットエッチング除去
し、引き続きゲ−ト酸化膜１７を厚さ１０ｎｍで形成す
る。この時、側壁多結晶シリコン膜１６の表面にもシリ
コン酸化膜が形成される。次いで、ゲ−ト電極となる、
例えば燐を高濃度に含む多結晶シリコン膜１８を堆積
し、さらにパタ−ニングを行ってゲ−ト電極１８を形成
する。その後、通常の半導体装置製造工程に従い、本発
明による半導体装置としてＭＯＳＦＥＴを完成する。
【００２１】本発明によるＭＯＳＦＥＴでは、素子領域
端部においてゲ−ト酸化膜の破壊は発生せず、また、図
４に示すように電流電圧特性においてキンクが抑制され
良好な素子特性を示した。
端部においてゲ−ト酸化膜の破壊は発生せず、また、図
４に示すように電流電圧特性においてキンクが抑制され
良好な素子特性を示した。
【００２２】なお、本発明は上記実施例に限られるもの
ではない。例えば、前記導電膜及び素子形成領域上には
シリコン窒化膜を形成しても良く、この場合には、前記
導電膜及び素子形成領域の表面を窒化すると良い。
ではない。例えば、前記導電膜及び素子形成領域上には
シリコン窒化膜を形成しても良く、この場合には、前記
導電膜及び素子形成領域の表面を窒化すると良い。
【００２３】また、シリコン酸化膜１５の側壁部に形成
する膜は、導電膜に限らずシリコン酸化膜又はシリコン
窒化膜等の絶縁膜であってもよく、この場合には側壁膜
による寄生容量がないので、さらに阻止特性が向上す
る。
する膜は、導電膜に限らずシリコン酸化膜又はシリコン
窒化膜等の絶縁膜であってもよく、この場合には側壁膜
による寄生容量がないので、さらに阻止特性が向上す
る。
【００２４】さらに、研磨のストッパ−として多結晶シ
リコン膜１２を用いたが、この代わりにアモルファスカ
−ボン膜やシリコン窒化膜等を用いることも可能であ
る。さらに、上記実施例では溝１４に埋め込んだシリコ
ン酸化膜１５の凹凸の平坦化に研磨を用いたが、レジス
ト等の形成やリフロ−によりシリコン酸化膜１５の表面
を平坦化した後、エッチバック技術を用いて平坦化して
も良い。
リコン膜１２を用いたが、この代わりにアモルファスカ
−ボン膜やシリコン窒化膜等を用いることも可能であ
る。さらに、上記実施例では溝１４に埋め込んだシリコ
ン酸化膜１５の凹凸の平坦化に研磨を用いたが、レジス
ト等の形成やリフロ−によりシリコン酸化膜１５の表面
を平坦化した後、エッチバック技術を用いて平坦化して
も良い。
【００２５】さらにまた、溝１４を形成する時のマスク
材としてレジスト１３を用いたが、多結晶シリコン膜１
２上にシリコン酸化膜を堆積し、この酸化膜をレジスト
をマスクとしてパタ−ニングし、該レジストを除去した
後に残る前記シリコン酸化膜をマスクとして使用しても
良い。その他、本発明の要旨を逸脱しない範囲で種々変
形して実施できる。
材としてレジスト１３を用いたが、多結晶シリコン膜１
２上にシリコン酸化膜を堆積し、この酸化膜をレジスト
をマスクとしてパタ−ニングし、該レジストを除去した
後に残る前記シリコン酸化膜をマスクとして使用しても
良い。その他、本発明の要旨を逸脱しない範囲で種々変
形して実施できる。
【００２６】
【発明の効果】本発明によれば、素子領域端部でのゲ−
ト酸化膜の破壊および寄生トランジスタのない高性能な
半導体装置を得ることが可能となる。
ト酸化膜の破壊および寄生トランジスタのない高性能な
半導体装置を得ることが可能となる。
【図１】 本発明による半導体装置の製造方法を示す工
程断面図。
程断面図。
【図２】 図１に続く本発明による半導体装置の製造方
法を示す工程断面図。
法を示す工程断面図。
【図３】 図２に続く本発明による半導体装置の製造方
法及び本発明による半導体装置を示す工程断面図。
法及び本発明による半導体装置を示す工程断面図。
【図４】 本発明による半導体装置の素子特性を示す特
性図。
性図。
【図５】 従来の問題点を説明する工程断面図。
【図６】 従来構造のＭＯＳＦＥＴにおけるゲ−ト電圧
とドレイン電流との関係を示す特性図。
とドレイン電流との関係を示す特性図。
１０…半導体基板 １１…熱酸化膜 １２…多結晶シリコン膜 １３…レジスト １４…溝 １５…シリコン酸化膜 １６…側壁導電膜（多結晶シリコン膜） １７…ゲ−ト酸化膜 １８…ゲ−ト電極 ２０…多結晶シリコン膜 ３９…素子領域の端部
Claims (10)
- 【請求項１】 半導体基板上に選択的に形成された素子
分離絶縁膜と、この素子分離絶縁膜に囲まれて形成され
た素子形成領域と、この素子形成領域上に形成されたゲ
−ト絶縁膜と、前記素子分離絶縁膜の側壁に形成された
側壁導電膜と、この側壁導電膜上に形成された側壁絶縁
膜と、前記素子分離絶縁膜、ゲ−ト絶縁膜、及び側壁絶
縁膜上に形成されたゲ−ト電極とを具備したことを特徴
とする半導体装置。 - 【請求項２】 前記導電膜は多結晶シリコン膜であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板上に選択的に形成された素子
分離絶縁膜と、この素子分離絶縁膜に囲まれて形成され
た素子形成領域と、この素子形成領域上に形成されたゲ
−ト絶縁膜と、前記素子分離絶縁膜の側壁に形成された
側壁絶縁膜と、前記素子分離絶縁膜、ゲ−ト絶縁膜、及
び側壁絶縁膜上に形成されたゲ−ト電極とを具備したこ
とを特徴とする半導体装置。 - 【請求項４】 前記側壁絶縁膜はシリコン酸化膜又はシ
リコン窒化膜であることを特徴とする請求項３記載の半
導体装置。 - 【請求項５】 半導体基板の素子形成領域上に選択的に
パタ−ン層を形成する工程と、前記パタ−ン層以外の前
記半導体基板を選択的にエッチングすることにより、素
子分離領域に溝を形成する工程と、この溝の内部に第１
の絶縁膜を選択的に埋め込む工程と、前記パタ−ン層を
選択的に除去することにより、前記素子形成領域上に凹
部を形成する工程と、前記凹部の側壁に導電膜を選択的
に形成する工程と、この導電膜及び前記素子形成領域上
にそれぞれ第２、第３の絶縁膜を形成する工程と、前記
第１、第２、及び第３の絶縁膜上にゲ−ト電極を形成す
る工程とを具備したことを特徴とする半導体装置の製造
方法。 - 【請求項６】 前記凹部の側壁に導電膜を選択的に形成
する工程は、前記凹部及び前記第１の絶縁膜上に導電膜
を形成し、この導電膜の全面を異方的にエッチングする
工程を含むことを特徴とする請求項５記載の半導体装置
の製造方法。 - 【請求項７】 前記導電膜及び前記素子形成領域上にそ
れぞれ第２、第３の絶縁膜を形成する工程は、前記素子
形成領域の表面を露出し、この表面及び前記導電膜の表
面を酸化若しくは窒化する工程を含むことを特徴とする
請求項５記載の半導体装置の製造方法。 - 【請求項８】 半導体基板の素子形成領域上に選択的に
パタ−ン層を形成する工程と、前記パタ−ン層以外の前
記半導体基板を選択的にエッチングすることにより、素
子分離領域に溝を形成する工程と、この溝の内部に第１
の絶縁膜を選択的に埋め込む工程と、前記パタ−ン層を
選択的に除去することにより、前記素子形成領域上に凹
部を形成する工程と、前記凹部の側壁に第２の絶縁膜を
選択的に形成する工程と、前記素子形成領域上にゲ−ト
絶縁膜となる第３の絶縁膜を形成する工程と、前記第
１、第２、及び第３の絶縁膜上にゲ−ト電極を形成する
工程とを具備したことを特徴とする半導体装置の製造方
法。 - 【請求項９】 前記凹部の側壁に第２の絶縁膜を選択的
に形成する工程は、前記凹部及び前記第１の絶縁膜上に
絶縁膜を形成し、この絶縁膜の全面を異方的にエッチン
グする工程を含むことを特徴とする請求項８記載の半導
体装置の製造方法。 - 【請求項１０】 前記溝の内部に第１の絶縁膜を選択的
に埋め込む工程は、前記パタ−ン層として耐エッチング
性パタ−ンを用い、この耐エッチング性パタ−ン及び前
記溝上に前記第１の絶縁膜を形成し、エッチバック若し
くは研磨により前記第１の絶縁膜をエッチングする工程
を含むことを特徴とする請求項５又は請求項８記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23944993A JPH0794733A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23944993A JPH0794733A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794733A true JPH0794733A (ja) | 1995-04-07 |
Family
ID=17044944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23944993A Pending JPH0794733A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794733A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789792A (en) * | 1996-08-28 | 1998-08-04 | Mitsubishi Denki Kabushiki Kaisha | Isolation trench structures protruding above a substrate surface |
| WO2010020546A1 (en) * | 2008-08-19 | 2010-02-25 | International Business Machines Corporation | Dual metal gate corner |
| US8698245B2 (en) | 2010-12-14 | 2014-04-15 | International Business Machines Corporation | Partially depleted (PD) semiconductor-on-insulator (SOI) field effect transistor (FET) structure with a gate-to-body tunnel current region for threshold voltage (VT) lowering and method of forming the structure |
-
1993
- 1993-09-27 JP JP23944993A patent/JPH0794733A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789792A (en) * | 1996-08-28 | 1998-08-04 | Mitsubishi Denki Kabushiki Kaisha | Isolation trench structures protruding above a substrate surface |
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| US8237233B2 (en) | 2008-08-19 | 2012-08-07 | International Business Machines Corporation | Field effect transistor having a gate structure with a first section above a center portion of the channel region and having a first effective work function and second sections above edges of the channel region and having a second effective work function |
| TWI473271B (zh) * | 2008-08-19 | 2015-02-11 | Ibm | 雙重金屬閘極角隅 |
| US8698245B2 (en) | 2010-12-14 | 2014-04-15 | International Business Machines Corporation | Partially depleted (PD) semiconductor-on-insulator (SOI) field effect transistor (FET) structure with a gate-to-body tunnel current region for threshold voltage (VT) lowering and method of forming the structure |
| US8809954B2 (en) | 2010-12-14 | 2014-08-19 | International Business Machines Corporation | Partially depleted (PD) semiconductor-on-insulator (SOI) field effect transistor (FET) structure with a gate-to-body tunnel current region for threshold voltage (Vt) lowering and method of forming the structure |
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