JPS5848936A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5848936A
JPS5848936A JP56142911A JP14291181A JPS5848936A JP S5848936 A JPS5848936 A JP S5848936A JP 56142911 A JP56142911 A JP 56142911A JP 14291181 A JP14291181 A JP 14291181A JP S5848936 A JPS5848936 A JP S5848936A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に係り、特に絶縁物理め
込み層の形成方法に関する。
半導体集積回路がＬＳＩから超ＬＳＩと来槓匿も集積＠
度も大きくなるにつれ、集積されるデバイスの寸法はま
すます微細化される。特に、半導体素子の絶縁分離にお
いては、所ｎ遇択酸化があシ、これは配線の容易さ、セ
ルファラインが使用できる等の特徴を有している。しか
しながら、この選択酸化では、第１図に示すようにシリ
コン（Ｓｌ）半導体基板１に対して窒化シリコン（Ｓｉ
ｓＮａ）マスク膜２を介して厚い酸化膜（５ｉ（１！膜
）３を熱酸化で成長させる時に、Ｓｉ、Ｎ４マスク膜２
の下部へ酸化膜３が横方向にくい込む所謂Ｉく−ズ・ピ
ーク（Ｂｉｒｄ’ｓ　ｂｅａｋ）　Ａによる寸法精度の
低下が起こる。また、：、シリコン（Ｓｌ）が二酸化シ
リコン（Ｓｉｆｔ）　　に変換するとき体積が膨張する
ため膨張が妨げられる８１基板１のＢの部分には応力が
かかり歪みが発生し、該部分に素子を゛形成したとき素
子特性の劣化が生じるという問題がおる０更に、該Ｓｉ
、Ｎ、マスク膜２を除去する際、完全に除去することが
困難であるため、後の製造工程で残留Ｓｉ、Ｎ４が後の
酸化工程でのマスクとして働くという欠点がある。
照点を示した図である。絶縁物を埋め込むための溝が形
成された基板４上に溝を埋め込むように絶縁物層５を気
相成長させ、更に、異面を平坦化するようにレジスト層
６を塗布する（第２図（ａ））。
次に、絶縁物層５とレジスト層６を膜質にかかわらずエ
ツチング速度が等しいドライエッチラグ法を用いてエツ
チングすると、第２図（ｂ）のように表を 面が平坦な絶縁物層５が埋め込まれるが素子や形成すべ
き基板表面にはドライエツチングのイオンによる損傷Ｃ
を受け、素子特性が劣化する。
また、ウェットエツチングを用いる場合は、絶縁物層５
凹部にレジスト層６が残るようにドライエツチングした
後（第２図（Ｃ））、該残留レジスト層６をマスクに絶
縁物層５をウェットエツチングするが、絶縁９１ＪＩｆ
ｊｔ５を気相成長させる際、絶縁物理め込み用の溝の底
部が角になっているため第２図（、）の破線で示した部
分は絶縁物の密度が小さくなり、ウェットエツチングを
用いると該部分でのエツチング速度が速くなる。従って
、絶縁物理め込み領域が形成された恢の基板表面は！２
図（ｄ）のように埋め込み層表向に窪みＤが発生し、基
板表面が平坦とならないという問題がある。この窪みの
発生を防止するために絶縁物層５の密度が均一になるよ
うに絶縁物を気相成長させた後、熱処理を行なうことが
昶られているが、基板材料と絶縁物の膨張率の違いから
基板中に形成された溝の角の部分に多方向から応力が果
申し、第２図（ｅ）に示すように基板角の部分に、、Ｅ
、に歪みが生じる０％に、基板表面での歪みＥ、　　は
素子特性に悪影響を与える。同、ドライエツチングの場
合においてもその後の熱酸化やイオン注入のアニール等
の熱処理工程において、気相成長した絶縁物層の密度の
変化に伴なう応力を基板が受ける。
本発明の目的は、絶縁物を基板の凹部に埋め込む際、絶
縁物層の熱処理時における応力による基板表面角の歪み
Ｅ、の発生を防ぐと共に歪み１！ｉ！を緩和し、且つド
ライエツチングを用いる場合に生じるイオンによる基板
表面の損傷を防止することにある。
本発明は絶縁物理め込み領域以外の基板表面にイオン損
傷及び応力による歪みを敏収するための膜を設けたもの
でおる。第３図は本発明を用いた半導体装置の断面図で
ある。基板６上の絶縁物理め込み層以外の領域に膜フを
設けることによって、絶ｌ＆物層７の熱処理時における
基板角に発生する歪みＦＩＥ？！特に基板表面の歪みＦ
ｌ　が膜日中に発生する。また、ドライエツチングを用
いた場合においても該膜８六面でイオンによる損傷Ｇを
受ける。従って、基板の素子形成領域に直接歪み或いは
損傷を受けることがないため、素子特性に影響を与える
ことはない。また、基板表面角に発生する歪みを防止す
ることにより、基板内部の歪みＦ、に縦方向の応力がか
かるのを防ぐことができるため、歪みＦ尤　の発生を緩
和することができる。
同、膜質としては熱処理温度で化学的に安定で且つ応力
を吸収しうるものである必要がある。
以下、本発明の一芙施Ｖすを説明することにする。
第４図は本発明の一実施例の製造工程を示した半導体装
置の断面図である。８１基板９上に熱酸化によって膜厚
５ｏｏＸの二酸化シリコン（ｓｔｏ、）Ｍｌｏを形成す
る。この実施例では歪み及び損傷を吸収する膜としてポ
リシリコンを用いているため、基板と鉄膜の材料が同一
となり、鉄膜を除去しすらいということもあって閣に８
１０．膜１０を形成した。該Ｓ１０．膜１０上にポリシ
リコン膜１１を膜厚が１ｏｏｏＸになるように形成する
。同、ここでは歪み及び損傷を吸収する膜としてボ１ノ
ア１ノコンを用いたが８１０．の熱処理温度でイヒ学的
に安定で、且つ応力を吸収しうる物質として１例えば９
００〜１１００℃　の熱処理温度ではそりフ″デンシリ
サイド（Ｍｏｓ５）　、タングステフシ１フサイド（ｗ
ｓｉ、）、チタンシリサイド（Ｔｉ８１．）　、タンタ
ルシリサイド（Ｔａ８１ｔ）等が有効でめる。ボ１ノシ
リコン膜１１上に更に絶縁す埋め込み領域が７（ターニ
ングされたレジスト層１２を形成する（第４図（ａ））
。次に該レジスト層１２をマスクとして平行平板形リア
クティブイオンエツチング法を用いて５チの散索（Ｏｌ
）を含んだフッ化戊累（Ｃ！Ｆ４）ガスをガス圧５ＸＩ
Ｏ’　Ｔｏｒｒにして、エツチング速度２００　Ａ　／
　ｍｉｎ　でポリシリコン膜１１赤面から５ｏｏｏＸ　
の深さの溝を形成し、該レジスト層１２を除去した後、
減圧気相成長法により基板表面全面に厚さ８０００Ａの
８１０２層１３を形成し。
該８１０を層１３の密度を均一にするために窒素（Ｎ２
）雰囲気中で１０００’Ｃ，２０分間熱処理する。この
とき基板表面角に発生する歪みはポリシリコン膜１１甲
に吸収される。次いで基板表面を平坦化するために樹脂
１例えば−品名ＡＺ１３５０．Ｔを塗布し、樹脂層１４
を形成する（第４図（ｂ））。アルゴン（Ａｒ）ガスを
７ＸユＯ’Ｔｏｒｒに減圧し。
５００　Ａ／　［ｆｌＬ’ｎのエツチング速度でポリシ
リコン膜１１表面が繕出するまでドライエツチングする
（第４図（Ｃ））。このとき、ドライエツチングによる
絶縁物理め込み鎖酸以外の基板表面の偵湯はポリシリコ
ン膜１１内に吸収される。更に、フッ化メタン（Ｃ！Ｈ
Ｆ、）ガスをα０５　Ｔｏｒｒに減圧し、８００　Ａ　
／　ｍｉｎ　　のエツチング速度で８１０２層１０表面
の深さまで、気相成長させた５１０７層１３のみを選択
的にドライエツチングする（第４図（ｄ））。
しかる後、グラダマエツチング法を用いて、５ｆｉの０
！を含んだＣＦ４ガスをＩ　Ｔｏｒｒ　ＫＯＩｔ、圧し
。
５００　Ａ／　ｍｉｎのエツチング速度でポリシリコン
展１１′ｔ−除去し、フッ化水素（ＨＦ）溶液で８１０
．を基板表面が嬉出するまでエツチングすると、基板中
に８１０１層１３が埋め込まれる（第４図（θ））。
本発明の一実施例によれば、気相成長させた８１０、層
１３を熱処理するときに生じる基板９表面角の歪み及び
ドライエツチングの際の基板表面の損傷をポリシリコン
膜１１が吸収するため、素子特性の劣化を生じることは
ない。
第５図は本発明の他の実施例を示すもので、前記一実施
例の応用例である。第４図（Ｃ）までは同じ工程を通り
１次にポリ７リコン膜１１及びＳ１０゜層１３上にモリ
ブデンシリサイドから成る膜１５を厚さ３ｏｏｏＸ　形
成し、更に該モリブテンシリサイド膜１５上にゲート電
極及び配線をバターニングしたレジスト層１６を形成す
る（第５図（ａ）　）　。
該レジスト層１６をマスクとして、５チの酸素を含んだ
ＣＦ４ガスを５ＸＩＯｊＴＯｒｒｌｃ減圧し。
２００λ／ｍｉｎのエツチング速度でドライエツチング
すると、　８ｉ０１がエツチングのストッパーの役目を
果し、ゲート電極と金属配線が同一のマスクで形成でき
るという効果がある（第５図（ｂ）　）　ｏその後は１
通常の工程で、ソース、ドレイン１７゜層間絶縁層１８
．上層配線１９を形成することによりＭＯＳ・ＩＣを製
造することができる（第５図（Ｃ））。
本発明によれば、気相成長によって絶縁物を基板の凹部
に埋め込む際、絶縁物層の熱処理時における応力による
基板表面角の歪みの発生を防ぐと共に基板内部の歪みの
発生を緩和することができ。
且つドライエツチングを用いた場合に生じるイオンによ
る基板表□□□の損傷全防止できるという効果がある。
【図面の簡単な説明】
第１図は選択酸化の問題点を示し九図、第２図は従来の
気相成長によって絶縁物を埋め込む方法の簡単な製造工
程及び問題点を示した図、第３図は本発明を用いた半導
体装置の断面図、第４図は本発明の一実施例の製造工程
を示した半導体ｔｉ：ｎｔの断面図、第５図は本発明の
応用例である。 ２・・・・・・Ｓｉ、Ｎ、マスク膜、３，５．’７，１
３，１８・・・・・・Ｓ１０！層、８・・・・・・歪み
及び損傷全吸収する膜。 １０・・・・・・ＳｉＯ，ｆｉ、　　ｌ　ｌ・・・・・
・ポリシリコンｒＸ（歪み及び損傷を吸収する腺）、１
５・・・・・・Ｍｏ８ｉ２展。 斗３図 耳４呂 （ｂン 第４図 （Ｃ〕 （ｅ） ！；５　図 （Ｃ） 手続補正書（自発） 事件の表示 昭和５６年持許願第１４２９１１号 補正をする者 事件との関係　　　　　特許出願人 ＋１所　神奈川県用崎市中原区上小Ｆｎ中１０１５番地
（５２２）名称富士通株式会社 代　　理　　人　　　　　件６〒　月金川県川崎市中原
区上小田中１０１５釣地富士通株式会社内 昭和　　年　　月　　１１な　し く１）　　本願明細ｉ１Ｆ第１頁第４行乃至第９行記載
の時ｆｆ請求の範囲を次のように補正する。 ることを特徴とする半導体装置の製這万沃。」（２）同
第４頁第１５行乃至第１フ行記載の「本発明は絶嫌吻　
・　設けたものでろる。」を以下のように補正する。 「本発明によｎば、かかる目的を達成するために、少な
くとも１８＃分離憤域となる惧域以外の半導体基板減面
に、熱ル６力吸収層を設け、前記素子分離領域となる狽
域に（ｇを形成し、該溝内に絶縁＃を充填し、該絶＃＃
１熱処理する工程をＭする半導体表置の製造方法が提供
される。」（３）同第６貞第８何６己−の［ルシリサイ
ド（’ｒａＳｉｓ）４が有効である。ボリン」を以下の
ように補正する。 「ルシリサイド（”ａＳｉｘ）＃が有効である。 またかかる歪み及び損傷を吸収する膜の厚さは、歪及び
損傷の吸収性、電気抵抗等から５ｏｏ（Ｘ）以上とされ
ることが好ましい。ボリン」

Claims (1)

    【特許請求の範囲】
  1. 基板凹部に絶縁物を埋め込む絶縁分離領域の形成方法に
    おいて、絶縁分離すべき領域以外の基板領域上に熱処理
    時の温度に耐え、且つ応力を吸収しうる材料から成る膜
    を形成した後、絶縁分離用の凹部に絶縁物を埋め込むこ
    とを特徴とする半導体装置の製造方法。
JP56142911A 1981-09-10 1981-09-10 半導体装置の製造方法 Granted JPS5848936A (ja)

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