JPS6377122A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6377122A
JPS6377122A JP61223058A JP22305886A JPS6377122A JP S6377122 A JPS6377122 A JP S6377122A JP 61223058 A JP61223058 A JP 61223058A JP 22305886 A JP22305886 A JP 22305886A JP S6377122 A JPS6377122 A JP S6377122A
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健二 立岩
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中尾　一郎
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法に関するものである。
従来の技術 ＬＳＩの素子分離部の形成においてレジストのスピンコ
ートによる平坦塗布を利用したエッチバックによって誘
電体物質を凹部に埋め込む方法が従来から行なわれてい
る。その−例について第２図に基づき説明を行なう。断
差部の形成された基板１に低部を埋める誘電体物質２（
Ｓｉ０２堆積膜）を堆積し低部に高部とほぼ同じ高さに
ホトリソ法によりレジスト膜３を形成する。そして高部
と低部の間にのみ溝部を残した状態にする。第２図す工
程では、上から有機膜４をスピンコート法で平坦に塗布
し、有機膜塗布の性質を利用し平坦化する。第２図Ｃ工
程において有機膜４のみを高部の誘電体膜２が出るまで
、プラズマビーム５を用いてエツチングする。その後、
第２図Ｃ工程では、レジスト３と誘電体膜２をほぼ同じ
スピードのエツチング条件にて高部の表面近くまでプラ
ズマ６によってエツチングする。これによって完全に平
坦にする。この後高部の露出した基板に素子をつくり込
んでＬＳＩの回路を形成する。
発明が解決しようとする問題点 このように形成した場合、次にあげる３つの問題点が生
じる。この問題点について第３図を用いて説明を行なう
。第３図ａに示すように有機膜４をスピンコートする時
にレジスト３上と、誘電体膜２上における流抵抗に差を
生じる為に、境界付近において厚さのバラツキが生じ、
凸部基板が広い部分では、著しい不均一が生じ、完全に
平坦化することが極めて困難となる。次に第３図すでは
、レジスト膜３の上に塗布する有機膜４は、溶済を含ん
でいる為、レジスト膜３との溶解７がおこシ、やはり不
均一な状態になってしまう。そして次に第２図Ｃ工程の
有機膜をエツチングする際の工程における問題点を第３
図Ｃに示す。通常被エツチング材料を構成する主成分の
発光によりエツチングの終点を検出することが多いが、
この第２図Ｃ工程では、有機膜４とレジスト膜３を構成
する原子は、カーボン系であり終るべきときにもカーボ
ンのとび出し８があるので終点を検出することは、不可
能である。
問題点を解決するだめの手段 本発明は、上に述べた問題点に鑑みなされたもので、３
つの問題点を１つの工程の追加により解決するものであ
る。
本発明の方法は、半導体基板上に、凹部を形成する工程
、凹部に埋め込む第１の膜を堆積する工程、ホトリソ工
程により凹部の大部分に、断差とほぼ等しい膜厚のレジ
ストパターンを形成する工程、レジストパターンの変形
がほとんどおこらないスパッタ、プラズマ等の方法によ
り薄膜（第２の膜）を堆積する工程、スピンコート法に
より、第３の膜をコートしほぼ平坦に形成する工程、上
から、第３の膜、第２の膜をエツチングする工程、第１
の膜とレジスト膜を同時にエツチングする工程を少なく
とも含むものである。
すなわち、本発明は、第２図の工程における工程ａの状
態においてスパッタ法、又は、プラズマ法等の低温度（
レジストの耐熱温度以下）における薄膜堆積を行なう。
そうすることによりその上に有機膜を塗布し平坦にする
。そして第２図Ｃ工程、ｄ工程を行なうことによって平
坦化するものである。
作用 まず第１の問題（第３図＆）は、低温度の堆積薄膜によ
り、レジスト上も、素子形成凸部の上も、同じ膜により
覆われた状態になるので均一な塗布状態を実現できる。
同時に有機塗布膜とレジストとの直接接触もないので溶
解等がおこらない。次に有機薄膜のエツチングを行なう
ときにもエツチング終了時レジスト膜の表面がなくなる
為、エツチング終点モニターがやり易くなる。
実施例 本発明の一実施例について第１図の工程断面図をもとに
して説明を行なう。第１図Ｃ工程においては、ｐ型シリ
コン（１００）基板の上から分離領域、フィールド領域
をエツチングで６ｏｏｎｍ堀り下げ、チャンネルストッ
パ１ｏとしてｐ＋領領域形成しておく。その上に減圧Ｃ
ＶＤ法によって酸化膜２を５００ｎｍ堆程を行なった。
その後、ホトリソ工程によシ広い低部の部分にのみレジ
スト３により、５０ｏｎｍの膜厚でパターンを形成した
。そして、スパッタ５ｉ０２膜９を５０ｎｍ堆積して、
その上から第１図す工程のようにレジスト膜４を１．２
μｍの厚さで堆積を行なった。第１図Ｃ工程では上から
０２プラズマＳによって、さきほどのレジスト膜４をス
パッタ５１０２膜９の表面が露出するまで行なう。そし
てＳｉＯ２とレジス１、膜がほぼ同一のエッチレートの
条件でエツチングし、Ｓｉ基板１の表面を露出させる（
第１図ｄ）。
第１図Ｃ工程では、素子形成部に１つのＭＯＳトランジ
スタを形成した後の形状を示す。スパッタ５ｉ０２膜９
については、プラズマ法等のように低温の堆積膜であれ
ば、効果は同じである。Ｓ工０２以外のＳｉ３Ｎ４膜、
　Ｐｏ１ｙｓ工膜等の膜を用いても達成できる。
発明の効果 以上のように本発明方法を用いて形成した平坦化基板は
、平坦度が５０ｎｍ以内で形成することが、６インチウ
ェハー内部で可能であった。８２図の従来の方法では、
６インチウェハーでは、２５０ｎｍ以上の平坦度しか得
られなかった。まだ工程での終点検出の方法等が極めて
容易となシ、著しい効果があった。
【図面の簡単な説明】
第１図は本発明の一実施例方法の工程断面図、第２図は
従来の方法の工程断面図、第３図は従来の方法における
問題点を示す断面図である。 １・・・・・・Ｓｉ基板、２・・・・・・５ｉ０２．３
・・・・・・レジスト、４・・・・・・有機膜、９・・
・・・・スパッタ５ｉ０２膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ｆ−
Ｊ！互 ２−　話室拝立１ Ｓ−−−θ２ブラχ７ ６−７°ラス゛Ｚ ６　　　　　　　−ロ

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板上に凹部を形成する工程と、凹部に埋
    め込む第１の膜を堆積する工程と、ホトリソ工程により
    凹部の大部分に、断差とほぼ等しい膜厚のレジストパタ
    ーンを形成する工程と、レジストパターンの変形を生じ
    ることなく第２の膜を堆積する工程と、スピンコート法
    により、第３の膜をコートしほぼ平坦に形成する工程と
    、前記第３の膜および第２の膜をエッチングする工程と
    、前記第１の膜とレジスト膜を同時にエッチングする工
    程を少なくとも含んでなる半導体装置の製造方法。
  2. （２）第２の膜をスパッタリング法又はプラズマ法によ
    り形成した膜とする特許請求の範囲第１項記載の半導体
    装置の製造方法。
JP61223058A 1986-09-19 1986-09-19 半導体装置の製造方法 Granted JPS6377122A (ja)

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JP61223058A JPS6377122A (ja) 1986-09-19 1986-09-19 半導体装置の製造方法
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