JPH0410222B2 - - Google Patents

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JPH0410222B2
JPH0410222B2 JP61223058A JP22305886A JPH0410222B2 JP H0410222 B2 JPH0410222 B2 JP H0410222B2 JP 61223058 A JP61223058 A JP 61223058A JP 22305886 A JP22305886 A JP 22305886A JP H0410222 B2 JPH0410222 B2 JP H0410222B2
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    • H01L21/31051—Planarisation of the insulating layers
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    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法に関するもの
である。
従来の技術 LSIの素子分離部の形成においてレジストのス
ピンコートによる平坦塗布を利用したエツチバツ
クによつて誘電体物質を凹部に埋め込む方法が従
来から行なわれている。その一例について第２図
に基づき説明を行なう。断差部の形成された基板
１に低部を埋める誘電体物質２（SiO2堆積膜）
を堆積し低部に高部とほぼ同じ高さにホトリソ法
によりレジスト膜３を形成する。そして高部と低
部の間にのみ溝部を残した状態にする。第２図ｂ
工程では、上から有機膜４をスピンコート法で平
坦に塗布し、有機膜塗布の性質を利用し平坦化す
る。第２図ｃ工程において有機膜４のみを高部の
誘電体膜２が出るまで、プラズマビーム５を用い
てエツチングする。その後、第２図ｄ工程では、
レジスト３と誘電体膜２をほぼ同じスピードのエ
ツチング条件にて高部の表面近くまでプラズマ６
によつてエツチングする。これによつて完全に平
坦にする。この後高部の露出した基板に素子をつ
くり込んでLSIの回路を形成する。
発明が解決しようとする問題点 このように形成した場合、次にあげる３つの問
題点が生じる。この問題点について第３図を用い
て説明を行なう。第３図ａに示すように有機膜４
をスピンコートする時にレジスト３上と、誘電体
膜２上における流抵抗に差を生じる為に、境界付
近において厚さのバラツキが生じ、凸部基板が広
い部分では、著しい不均一が生じ、完全に平坦化
することが極めて困難となる。次に第３図ｂで
は、レジスト膜３の上に塗布する有機膜４は、溶
済を含んでいる為、レジスト膜３との溶解７がお
こり、やはり不均一な状態になつてしまう。そし
て次に第２図ｃ工程の有機膜をエツチングする際
の工程における問題点を第３図ｃに示す。通常被
エツチング材料を構成する主成分の発光によりエ
ツチングの終点を検出することが多いが、この第
２図ｃ工程では、有機膜４とレジスト膜３を構成
する原子は、カーボン系であり終るべきときにも
カーボンのとび出し８があるので終点を検出する
ことは、不可能である。
問題点を解決するための手段 本発明は、上に述べた問題点に鑑みなされたも
ので、３つの問題点を１つの工程の追加により解
決するものである。
本発明の方法は、半導体基板上に、凹部を形成
する工程、凹部に埋め込む第１の膜を堆積する工
程、ホトリソ工程により凹部の大部分に、断差と
ほぼ等しい膜厚のレジストパターンを形成する工
程、レジストパターンの変形がほとんどおこらな
いスパツタ、プラズマ等の方法により薄膜（第２
の膜）を堆積する工程、スピンコート法により、
第３の膜をコートしほぼ平坦に形成する工程、上
から、第３の膜、第２の膜をエツチングする工
程、第１の膜とレジスト膜を同時にエツチングす
る工程を少なくとも含むものである。
すなわち、本発明は、第２図の工程における工
程ａの状態においてスパツタ法、又は、プラズマ
法等の低温度（レジストの耐熱温度以下）におけ
る薄膜堆積を行なう。そうすることによりその上
に有機膜を塗布し平坦にする。そして第２図ｃ工
程、ｄ工程を行なうことによつて平坦化するもの
である。
作 用 まず第１の問題（第３図ａ）は、低温度の堆積
薄膜により、レジスト上も、素子形成凸部の上
も、同じ膜により覆われた状態になるので均一な
塗布状態を実現できる。同時に有機塗布膜とレジ
ストとの直接接触もないので溶解等がおこらな
い。次に有機薄膜のエツチングを行なうときにも
エツチング終了時レジスト膜の表面がなくなる
為、エツチング終点モニターがやり易くなる。
実施例 本発明の一実施例について第１図の工程断面図
をもとにして説明を行なう。第１図ａ工程におい
ては、ｐ型シリコン（100）基板の上から分離領
域、フイールド領域をエツチングで500nm堀り下
げ、チヤンネルストツパ１０としてp+領域を形
成しておく。その上に減圧CVD法によつて酸化
膜２を500nm推程を行なつた。その後、ホトリソ
工程により広い低部の部分にのみレジスト３によ
り、500nmの膜厚でパターンを形成した。そし
て、スパツタSiO2膜９を50nm堆積して、その上
から第１図ｂ工程のようにレジスト膜４を1.2μｍ
の厚さで堆積を行なつた。第１図ｃ工程では上か
らO2プラズマ５によつて、さきほどのレジスト
膜４をスパツタSiO2膜９の表面が露出するまで
行なう。そしてSiO2とレジスト膜がほぼ同一の
エツチレートの条件でエツチングし、Si基板１の
表面を露出させる（第１図ｄ）。第１図ｅ工程で
は、素子形成部に１つのMOSトランジスタを形
成した後の形状を示す。スパツタSiO2膜９につ
いては、プラズマ法等のように低温の体積膜であ
れば、効果は同じである。SiO2以外のSi3N4膜
Polysi等の膜を用いても達成できる。
発明の効果 以上のように本発明方法を用いて形成した平坦
化基板は、平坦度が50nm以内で形成することが、
６インチウエハー内部で可能であつた。第２図の
従来の方法では、６インチウエハーでは、250nm
以上の平坦度しか得られなかつた。また工程での
終点検出の方法等が極めて容易となり、著しい効
果があつた。
【図面の簡単な説明】
第１図は本発明の一実施例方法の工程断面図、
第２図は従来の方法の工程断面図、第３図は従来
の方法における問題点を示す断面図である。 １……Si基板、２……SiO2、３……レジスト、
４……有機膜、９……スパツタSiO2膜。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板に凹部を形成する工程と、凹部に
    埋め込む第１の膜を前記基板上に堆積する工程
    と、ホトリソ工程により前記凹部の第１の膜上の
    大部分に、前記第１の膜の段差とほぼ等しい膜厚
    のレジストパターンを形成する工程と、前記レジ
    ストパターンの変形を生じることなく第２の膜を
    前記レジストパターンおよび第１の膜上に堆積す
    る工程と、スピンコート法により、第３の膜を前
    記第２の膜上にコートしほぼ平坦に形成する工程
    と、前記第３の膜および第２の膜をエツチングす
    る工程と、前記第１の膜とレジスト膜を同時にエ
    ツチングして前記凹部に前記第１の膜を埋め込み
    形成する工程を少なくとも含んでなる半導体装置
    の製造方法。 ２ 第２の膜をスパツタリング法又はプラズマ法
    により形成した膜とする特許請求の範囲第１項記
    載の半導体装置の製造方法。
JP61223058A 1986-09-19 1986-09-19 半導体装置の製造方法 Granted JPS6377122A (ja)

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KR1019870010355A KR900007682B1 (ko) 1986-09-19 1987-09-18 반도체기판의 단차부 매립방법

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US4764483A (en) 1988-08-16
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