JPH04245628A - 絶縁膜の形成方法 - Google Patents
絶縁膜の形成方法Info
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- 238000000034 method Methods 0.000 title claims description 44
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000002844 melting Methods 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 230000008018 melting Effects 0.000 claims description 13
- 229910010272 inorganic material Inorganic materials 0.000 claims description 12
- 239000011147 inorganic material Substances 0.000 claims description 12
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- JKWMSGQKBLHBQQ-UHFFFAOYSA-N diboron trioxide Chemical compound O=BOB=O JKWMSGQKBLHBQQ-UHFFFAOYSA-N 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 3
- 229910052810 boron oxide Inorganic materials 0.000 claims description 2
- -1 silanol compound Chemical class 0.000 claims description 2
- 238000004528 spin coating Methods 0.000 claims description 2
- 230000005284 excitation Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 7
- 239000010410 layer Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 208000033999 Device damage Diseases 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造法に係
り、特に、凹凸のある下地に平坦な絶縁膜を形成する方
法に関する。
り、特に、凹凸のある下地に平坦な絶縁膜を形成する方
法に関する。
【０００２】
【従来の技術】半導体素子は、ますます高集積化の傾向
にある。そのため、配線本数が増加し、配線の間隔が狭
くなり、多層配線構造が余儀なくされ、微細化複雑化し
ている。
にある。そのため、配線本数が増加し、配線の間隔が狭
くなり、多層配線構造が余儀なくされ、微細化複雑化し
ている。
【０００３】多層配線構造の半導体製造では、上層の配
線層を精度よく形成するため、下層の配線層の凹凸上に
層間絶縁膜を平坦に形成する必要がある。配線膜の材料
は、比抵抗の小さなＡｌあるいはＡｌ合金が用いられて
いるが、Ａｌの融点が６６０℃であるため、それ以上の
高温プロセスは使えない。そのため、平坦化絶縁膜の形
成方法として、バイアス印加法やスピンナ塗布法が用い
られており、更に、低融点無機材料による平坦化方法が
提案されている。
線層を精度よく形成するため、下層の配線層の凹凸上に
層間絶縁膜を平坦に形成する必要がある。配線膜の材料
は、比抵抗の小さなＡｌあるいはＡｌ合金が用いられて
いるが、Ａｌの融点が６６０℃であるため、それ以上の
高温プロセスは使えない。そのため、平坦化絶縁膜の形
成方法として、バイアス印加法やスピンナ塗布法が用い
られており、更に、低融点無機材料による平坦化方法が
提案されている。
【０００４】バイアス印加法とは、スパッタやプラズマ
ＣＶＤで行われている手法であり、基板を載置するサセ
プタにバイアス電圧を印加することにより、プラズマ中
のイオンを加速させ、それを基板に衝突させてスパッタ
エッチするものである。膜の形成とスパッタエッチを同
時に行って膜の堆積形状を制御することにより、平坦な
膜の形成が可能である。
ＣＶＤで行われている手法であり、基板を載置するサセ
プタにバイアス電圧を印加することにより、プラズマ中
のイオンを加速させ、それを基板に衝突させてスパッタ
エッチするものである。膜の形成とスパッタエッチを同
時に行って膜の堆積形状を制御することにより、平坦な
膜の形成が可能である。
【０００５】スピンナ塗布法は、液体のＳＯＧ（Ｓｐｉ
ｎ Ｏｎ Ｇｌａｓｓ）をスピンナで基板に塗布し
、焼成して平坦にするものである。ＳＯＧ膜は、Ｈ２Ｏ
などの不純物を多く含んでいるため、それ単独で絶縁膜
として用いることはない。ＳＯＧを用いた平坦化工程に
ついては、まず、Ａｌ配線層の上に、プラズマＣＶＤ法
でシリコン酸化膜を形成し、その上にＳＯＧをスピンナ
で塗布し、それを焼成して平坦化する。次に、シリコン
酸化膜とＳＯＧのエッチング速度が等しくなる条件でエ
ッチングして、最後に、再び、プラズマＣＶＤ法でシリ
コン酸化膜を形成する。
ｎ Ｏｎ Ｇｌａｓｓ）をスピンナで基板に塗布し
、焼成して平坦にするものである。ＳＯＧ膜は、Ｈ２Ｏ
などの不純物を多く含んでいるため、それ単独で絶縁膜
として用いることはない。ＳＯＧを用いた平坦化工程に
ついては、まず、Ａｌ配線層の上に、プラズマＣＶＤ法
でシリコン酸化膜を形成し、その上にＳＯＧをスピンナ
で塗布し、それを焼成して平坦化する。次に、シリコン
酸化膜とＳＯＧのエッチング速度が等しくなる条件でエ
ッチングして、最後に、再び、プラズマＣＶＤ法でシリ
コン酸化膜を形成する。
【０００６】低融点無機材料による平坦化方法は、特開
平２−１９９８３１号公報に示されているように、上記
のＳＯＧのかわりにＢ２Ｏ３などの低融点の無機物をプ
ラズマＣＶＤ法で形成し、スピンナ塗布法と同じプロセ
スで平坦化するものである。
平２−１９９８３１号公報に示されているように、上記
のＳＯＧのかわりにＢ２Ｏ３などの低融点の無機物をプ
ラズマＣＶＤ法で形成し、スピンナ塗布法と同じプロセ
スで平坦化するものである。
【０００７】
【発明が解決しようとする課題】バイアス印加法では、
素子に形成されている配線の幅が等しく、かつ狭い場合
、その上に形成する絶縁膜の平坦化が比較的容易である
。しかし、配線の幅が広い場合、平坦化膜を形成するま
での時間が長くなり、半導体デバイスでは配線の線幅は
様々であるため、完全な平坦化絶縁膜を形成するには、
最も幅の広い配線に合わせて、膜厚を厚く形成しなけれ
ばならない。この課題を図４により説明する。図４は、
配線膜１の高さの二倍の膜厚の絶縁膜６をバイアス印加
法により形成した場合の断面図である。バイアス印加法
では、スパッタエッチにおけるイオンの入射角依存性の
ため、このような形状に形成される。配線幅の狭い領域
では平坦な膜が形成されるが、配線幅が広い領域では凹
凸を生じ、これをなくすには絶縁膜６を厚く形成する必
要がある。
素子に形成されている配線の幅が等しく、かつ狭い場合
、その上に形成する絶縁膜の平坦化が比較的容易である
。しかし、配線の幅が広い場合、平坦化膜を形成するま
での時間が長くなり、半導体デバイスでは配線の線幅は
様々であるため、完全な平坦化絶縁膜を形成するには、
最も幅の広い配線に合わせて、膜厚を厚く形成しなけれ
ばならない。この課題を図４により説明する。図４は、
配線膜１の高さの二倍の膜厚の絶縁膜６をバイアス印加
法により形成した場合の断面図である。バイアス印加法
では、スパッタエッチにおけるイオンの入射角依存性の
ため、このような形状に形成される。配線幅の狭い領域
では平坦な膜が形成されるが、配線幅が広い領域では凹
凸を生じ、これをなくすには絶縁膜６を厚く形成する必
要がある。
【０００８】スピンナ塗布法や低融点無機材料による平
坦化方法では、ＳＯＧや低融点無機材料に含まれている
不純物と配線膜が反応することによる信頼性の低下、あ
るいは、上層配線膜と下層配線膜とを接続する孔（ビア
ホ−ル）に、接続用配線を形成する際に、ＳＯＧからの
脱ガスにより抵抗が増加する等の課題がある。これらの
課題の解決には、この平坦化プロセス中のエッチング工
程で、ＳＯＧあるいは低融点無機材料をすべて取り除く
ことが有効である。しかし、従来は、配線膜の上に形成
するシリコン酸化膜をバイアス印加のないプラズマＣＶ
Ｄ法で形成していたため、配線間隔の狭い溝にシリコン
酸化膜を完全に埋め込むことができず、ＳＯＧあるいは
低融点無機材料がその溝部に入り込むため、ＳＯＧある
いは低融点無機材料をすべて取り除くことが困難であっ
た。そのため、ビアホ−ルにＳＯＧが残らない程度にエ
ッチングし、ＳＯＧと配線膜が直接接触しないようにす
る方法がとられてきた。しかし、ＳＯＧ、及び、シリコ
ン酸化膜の膜質の不均一などの理由により、基板表面全
体に均一なエッチングを行うことが困難であるため、歩
留まり低下の一因になっていた。
坦化方法では、ＳＯＧや低融点無機材料に含まれている
不純物と配線膜が反応することによる信頼性の低下、あ
るいは、上層配線膜と下層配線膜とを接続する孔（ビア
ホ−ル）に、接続用配線を形成する際に、ＳＯＧからの
脱ガスにより抵抗が増加する等の課題がある。これらの
課題の解決には、この平坦化プロセス中のエッチング工
程で、ＳＯＧあるいは低融点無機材料をすべて取り除く
ことが有効である。しかし、従来は、配線膜の上に形成
するシリコン酸化膜をバイアス印加のないプラズマＣＶ
Ｄ法で形成していたため、配線間隔の狭い溝にシリコン
酸化膜を完全に埋め込むことができず、ＳＯＧあるいは
低融点無機材料がその溝部に入り込むため、ＳＯＧある
いは低融点無機材料をすべて取り除くことが困難であっ
た。そのため、ビアホ−ルにＳＯＧが残らない程度にエ
ッチングし、ＳＯＧと配線膜が直接接触しないようにす
る方法がとられてきた。しかし、ＳＯＧ、及び、シリコ
ン酸化膜の膜質の不均一などの理由により、基板表面全
体に均一なエッチングを行うことが困難であるため、歩
留まり低下の一因になっていた。
【０００９】本発明の目的は、配線段差上に平坦な絶縁
膜を形成する方法において、ＳＯＧあるいは低融点無機
材料などの平坦化膜をすべてエッチングにより除去可能
な絶縁膜形成方法を提供するものであり、ＳＯＧ、ある
いは、低融点無機材料などの平坦化膜が絶縁膜中に存在
しない平坦な絶縁膜を形成することにある。
膜を形成する方法において、ＳＯＧあるいは低融点無機
材料などの平坦化膜をすべてエッチングにより除去可能
な絶縁膜形成方法を提供するものであり、ＳＯＧ、ある
いは、低融点無機材料などの平坦化膜が絶縁膜中に存在
しない平坦な絶縁膜を形成することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
、本発明では、半導体素子の配線上に配線の段差以上の
膜厚で第一の絶縁膜を形成する工程、この第一の絶縁膜
の上に、平坦化膜を形成する工程、この平坦化膜を第一
の絶縁膜と共にエッチングする工程により絶縁膜を形成
する。
、本発明では、半導体素子の配線上に配線の段差以上の
膜厚で第一の絶縁膜を形成する工程、この第一の絶縁膜
の上に、平坦化膜を形成する工程、この平坦化膜を第一
の絶縁膜と共にエッチングする工程により絶縁膜を形成
する。
【００１１】更に、上記目的を達成するため、本発明は
半導体素子の配線上に配線の段差以上の膜厚で第一の絶
縁膜を形成する工程、この第一の絶縁膜の上に、平坦化
膜を形成する工程、この平坦化膜を第一の絶縁膜と共に
エッチングする工程、その上に第二の絶縁膜を形成する
工程により絶縁膜を形成する。
半導体素子の配線上に配線の段差以上の膜厚で第一の絶
縁膜を形成する工程、この第一の絶縁膜の上に、平坦化
膜を形成する工程、この平坦化膜を第一の絶縁膜と共に
エッチングする工程、その上に第二の絶縁膜を形成する
工程により絶縁膜を形成する。
【００１２】更に、上記目的を達成するため、本発明は
第一の絶縁膜の形成において、基板にバイアス電圧を印
加しながらスパッタ法またはプラズマＣＶＤ法で形成す
る。
第一の絶縁膜の形成において、基板にバイアス電圧を印
加しながらスパッタ法またはプラズマＣＶＤ法で形成す
る。
【００１３】更に、上記目的を達成するため、本発明は
第一の絶縁膜の形成において、基板にバイアス電圧を印
加せずにスパッタ法またはプラズマＣＶＤ法で形成し、
次にバイアス電圧を印加しながら形成する二段階の工程
で形成するものである。
第一の絶縁膜の形成において、基板にバイアス電圧を印
加せずにスパッタ法またはプラズマＣＶＤ法で形成し、
次にバイアス電圧を印加しながら形成する二段階の工程
で形成するものである。
【００１４】更に、上記目的を達成するため、本発明は
エッチング工程では、平坦化膜をすべて取り除く量以上
にエッチングする。
エッチング工程では、平坦化膜をすべて取り除く量以上
にエッチングする。
【００１５】更に、上記目的を達成するため、本発明は
エッチング工程において、第一の絶縁膜と平坦化膜のエ
ッチング速度が等しい条件でエッチングする。
エッチング工程において、第一の絶縁膜と平坦化膜のエ
ッチング速度が等しい条件でエッチングする。
【００１６】更に、上記目的を達成するため、第一の絶
縁膜の材料として、シリコンの酸化物または窒化物、酸
窒化物を用い、平坦化膜としてシラノ−ル系化合物を基
板表面に回転塗布し焼成して形成するＳＯＧ（Ｓｐｉｎ
Ｏｎ Ｇｌａｓｓ）、または、酸化硼素などの低
融点の無機物を用い、さらに第二の絶縁膜としてシリコ
ンの酸化物または窒化物、酸窒化物を用いる。
縁膜の材料として、シリコンの酸化物または窒化物、酸
窒化物を用い、平坦化膜としてシラノ−ル系化合物を基
板表面に回転塗布し焼成して形成するＳＯＧ（Ｓｐｉｎ
Ｏｎ Ｇｌａｓｓ）、または、酸化硼素などの低
融点の無機物を用い、さらに第二の絶縁膜としてシリコ
ンの酸化物または窒化物、酸窒化物を用いる。
【００１７】
【作用】本発明では、半導体素子の配線上に形成する第
一の絶縁膜の膜厚を配線の段差以上の膜厚としているた
め、その上に平坦化膜を形成し、第一の絶縁膜と平坦化
膜を同時にエッチングする際に、平坦化膜をすべてエッ
チングでき、平坦な絶縁膜を形成することができる。
一の絶縁膜の膜厚を配線の段差以上の膜厚としているた
め、その上に平坦化膜を形成し、第一の絶縁膜と平坦化
膜を同時にエッチングする際に、平坦化膜をすべてエッ
チングでき、平坦な絶縁膜を形成することができる。
【００１８】配線間隔の狭い半導体素子は、基板にバイ
アス電圧を印加しながらスパッタ法またはプラズマＣＶ
Ｄ法で第一の絶縁膜を形成することにより、配線間の狭
い溝についても、絶縁膜を溝に充填しながら、配線の段
差以上の膜厚を形成することができ、上記と同様の作用
により、平坦化膜をすべてエッチングでき、平坦な絶縁
膜を形成することができる。
アス電圧を印加しながらスパッタ法またはプラズマＣＶ
Ｄ法で第一の絶縁膜を形成することにより、配線間の狭
い溝についても、絶縁膜を溝に充填しながら、配線の段
差以上の膜厚を形成することができ、上記と同様の作用
により、平坦化膜をすべてエッチングでき、平坦な絶縁
膜を形成することができる。
【００１９】プラズマによる素子ダメ−ジに敏感な素子
は、第一の絶縁膜の形成時に、バイアス電圧を印加せず
に絶縁膜を形成し、続いてバイアス電圧を印加しながら
絶縁膜を形成することにより、ダメ−ジを小さくするこ
とができ、上記と同様の作用により、平坦化膜をすべて
エッチングでき、平坦な絶縁膜を形成することができる
。
は、第一の絶縁膜の形成時に、バイアス電圧を印加せず
に絶縁膜を形成し、続いてバイアス電圧を印加しながら
絶縁膜を形成することにより、ダメ−ジを小さくするこ
とができ、上記と同様の作用により、平坦化膜をすべて
エッチングでき、平坦な絶縁膜を形成することができる
。
【００２０】
【実施例】本発明の実施例を図１から図４により説明す
る。
る。
【００２１】図１は比較的広い配線間隔の半導体基板に
平坦な絶縁膜を形成する工程を示したものである。
平坦な絶縁膜を形成する工程を示したものである。
【００２２】まず、配線パターン又は磁性パターン１の
上に、プラズマＣＶＤ法により第一の絶縁膜２を形成す
る。第一の絶縁膜２は、シリコン酸化膜、あるいはシリ
コン窒化膜、シリコン酸窒化膜が適当である。例えば、
シリコン酸化膜の原料ガスは、テトラエトキシシランと
Ｏ２、あるいはＳｉＨ４とＮ２Ｏが用いられる。この時
、シリコン酸化膜の膜厚は、配線膜１の膜厚よりも厚く
形成する。
上に、プラズマＣＶＤ法により第一の絶縁膜２を形成す
る。第一の絶縁膜２は、シリコン酸化膜、あるいはシリ
コン窒化膜、シリコン酸窒化膜が適当である。例えば、
シリコン酸化膜の原料ガスは、テトラエトキシシランと
Ｏ２、あるいはＳｉＨ４とＮ２Ｏが用いられる。この時
、シリコン酸化膜の膜厚は、配線膜１の膜厚よりも厚く
形成する。
【００２３】次に、平坦化膜４を形成する。平坦化膜４
は、ＳＯＧを回転塗布し焼成して形成するか、またはＢ
２Ｏ３などの低融点の無機物をプラズマＣＶＤ法で形成
する。Ｂ２Ｏ３は融点が４５０℃以上であり、プラズマ
により容易に加熱されて、流動性をもつため、平坦化膜
として用いられる。
は、ＳＯＧを回転塗布し焼成して形成するか、またはＢ
２Ｏ３などの低融点の無機物をプラズマＣＶＤ法で形成
する。Ｂ２Ｏ３は融点が４５０℃以上であり、プラズマ
により容易に加熱されて、流動性をもつため、平坦化膜
として用いられる。
【００２４】次に、エッチングにより平坦化膜４を完全
に取り除く。この時、平坦化膜４と第一の絶縁膜２のエ
ッチング速度が等しい条件でエッチングすることにより
、第一の絶縁膜２のみの平坦な絶縁膜が得られる。シリ
コン酸化膜とＳＯＧのエッチング速度が等しい条件での
エッチングは、ＣＨＦ３とＣＦ４をエッチングガスとし
て用いたドライエッチングにより可能である。エッチン
グによりポリマが基板表面に形成された場合には、酸素
プラズマの反応により取り除くことができる。
に取り除く。この時、平坦化膜４と第一の絶縁膜２のエ
ッチング速度が等しい条件でエッチングすることにより
、第一の絶縁膜２のみの平坦な絶縁膜が得られる。シリ
コン酸化膜とＳＯＧのエッチング速度が等しい条件での
エッチングは、ＣＨＦ３とＣＦ４をエッチングガスとし
て用いたドライエッチングにより可能である。エッチン
グによりポリマが基板表面に形成された場合には、酸素
プラズマの反応により取り除くことができる。
【００２５】最後に、第二の絶縁膜５を形成する。この
工程は、第一の絶縁膜２の形成工程と同じ方法で形成す
る。この工程は、第一の絶縁膜２を厚く形成できる場合
には省略することができる。つまり、配線間隔が比較的
狭い場合、厚く形成すると膜中に巣ができ、この状態で
エッチングすると巣の部分でエッチング速度が速くなる
ため、平坦な絶縁膜が得られない。従って、配線の間隔
が広く、厚い絶縁膜を形成しても巣ができない素子を製
造する場合には、第二の絶縁膜の形成工程を除くことが
できる。
工程は、第一の絶縁膜２の形成工程と同じ方法で形成す
る。この工程は、第一の絶縁膜２を厚く形成できる場合
には省略することができる。つまり、配線間隔が比較的
狭い場合、厚く形成すると膜中に巣ができ、この状態で
エッチングすると巣の部分でエッチング速度が速くなる
ため、平坦な絶縁膜が得られない。従って、配線の間隔
が広く、厚い絶縁膜を形成しても巣ができない素子を製
造する場合には、第二の絶縁膜の形成工程を除くことが
できる。
【００２６】他の実施例を図２に示す。図２は配線の間
隔が狭い素子に平坦な絶縁膜を形成する工程を示したも
のである。配線の間隔が狭い素子とは、従来のプラズマ
ＣＶＤ法で絶縁膜を形成すると、配線の間に巣が発生す
る素子をいう。巣の発生は、アスペクト比、つまり配線
の高さａと間隔ｂとの比ａ／ｂが１以上である溝をもっ
た素子にみられる。このような素子に巣のない絶縁膜を
形成するには、基板にバイアス電圧を印加しながら、成
膜することが有効である。
隔が狭い素子に平坦な絶縁膜を形成する工程を示したも
のである。配線の間隔が狭い素子とは、従来のプラズマ
ＣＶＤ法で絶縁膜を形成すると、配線の間に巣が発生す
る素子をいう。巣の発生は、アスペクト比、つまり配線
の高さａと間隔ｂとの比ａ／ｂが１以上である溝をもっ
た素子にみられる。このような素子に巣のない絶縁膜を
形成するには、基板にバイアス電圧を印加しながら、成
膜することが有効である。
【００２７】まず、基板にバイアス電圧を印加しながら
、プラズマＣＶＤ法で第一の絶縁膜２を形成する。バイ
アス印加によるスパッタエッチの効果を得るには、マイ
クロ波で励起したプラズマを利用すればよく、例えば、
バイアスＥＣＲ法による平坦化成膜が発表されている。 バイアス周波数は５０ｋＨｚから１３．５６ＭＨｚが使
用でき、ガスは、ＴＥＯＳ、Ｏ２またはＳｉＨ４、Ｏ２
、または、これらにＡｒを加えたもの、または、ＳｉＨ
４、Ｎ２Ｏ、Ａｒが使用できる。その他、特願平２−１
２６６８９号明細書に提案されている無磁場マイクロ波
励起のプラズマＣＶＤ装置にバイアス電圧を印加しても
同様の効果が得られる。本発明者らは、ＴＥＯＳとＯ２
ガスを用い、４００ｋＨｚのバイアスを基板に印加して
０．５μｍ幅の溝に巣のないＳｉＯ２の成膜を確認して
いる。また、バイアススパッタ法によっても、同様な成
膜形状が得られる。
、プラズマＣＶＤ法で第一の絶縁膜２を形成する。バイ
アス印加によるスパッタエッチの効果を得るには、マイ
クロ波で励起したプラズマを利用すればよく、例えば、
バイアスＥＣＲ法による平坦化成膜が発表されている。 バイアス周波数は５０ｋＨｚから１３．５６ＭＨｚが使
用でき、ガスは、ＴＥＯＳ、Ｏ２またはＳｉＨ４、Ｏ２
、または、これらにＡｒを加えたもの、または、ＳｉＨ
４、Ｎ２Ｏ、Ａｒが使用できる。その他、特願平２−１
２６６８９号明細書に提案されている無磁場マイクロ波
励起のプラズマＣＶＤ装置にバイアス電圧を印加しても
同様の効果が得られる。本発明者らは、ＴＥＯＳとＯ２
ガスを用い、４００ｋＨｚのバイアスを基板に印加して
０．５μｍ幅の溝に巣のないＳｉＯ２の成膜を確認して
いる。また、バイアススパッタ法によっても、同様な成
膜形状が得られる。
【００２８】次に、平坦化膜４を形成し、エッチングし
て平坦化膜４を除去し、平坦な絶縁膜を形成する。これ
らの工程は配線の間隔が広い素子に平坦な絶縁膜を形成
する上述の工程と同じである。
て平坦化膜４を除去し、平坦な絶縁膜を形成する。これ
らの工程は配線の間隔が広い素子に平坦な絶縁膜を形成
する上述の工程と同じである。
【００２９】他の実施例を図３に示す。プラズマによる
素子ダメ−ジに敏感な素子、例えば、素子の拡散層の不
純物として、ｎ型不純物に比べて移動度の大きな硼素な
どのＰ型不純物を用いる半導体素子を製造する場合には
、絶縁膜形成工程で、プラズマ中のイオンの衝突により
素子の電気的特性が変化しやすい。このような素子には
、図３に示した方法で、第一の絶縁膜を形成することが
有効である。まず、配線膜１の上に薄く絶縁膜２’を形
成する。この膜の形成には、基板にバイアス電圧を印加
せずにプラズマＣＶＤ法で行う。次に、基板にバイアス
電圧を印加して、絶縁膜２”を形成する。この結果、図
２（ａ）と同じ形状が得られる。次の工程は、上記の工
程と同じである。このようにして、素子へのダメ−ジを
低減して、平坦な絶縁膜を形成することができる。
素子ダメ−ジに敏感な素子、例えば、素子の拡散層の不
純物として、ｎ型不純物に比べて移動度の大きな硼素な
どのＰ型不純物を用いる半導体素子を製造する場合には
、絶縁膜形成工程で、プラズマ中のイオンの衝突により
素子の電気的特性が変化しやすい。このような素子には
、図３に示した方法で、第一の絶縁膜を形成することが
有効である。まず、配線膜１の上に薄く絶縁膜２’を形
成する。この膜の形成には、基板にバイアス電圧を印加
せずにプラズマＣＶＤ法で行う。次に、基板にバイアス
電圧を印加して、絶縁膜２”を形成する。この結果、図
２（ａ）と同じ形状が得られる。次の工程は、上記の工
程と同じである。このようにして、素子へのダメ−ジを
低減して、平坦な絶縁膜を形成することができる。
【００３０】
【発明の効果】本発明では、半導体素子の配線上に形成
する第一の絶縁膜の膜厚を配線の段差以上の膜厚として
いるため、その上に平坦化膜を形成し、第一の絶縁膜と
平坦化膜を同時にエッチングする際に、平坦化膜をすべ
てエッチングでき、平坦な絶縁膜を形成することができ
る。
する第一の絶縁膜の膜厚を配線の段差以上の膜厚として
いるため、その上に平坦化膜を形成し、第一の絶縁膜と
平坦化膜を同時にエッチングする際に、平坦化膜をすべ
てエッチングでき、平坦な絶縁膜を形成することができ
る。
【００３１】配線間隔の狭い半導体素子は、基板にバイ
アス電圧を印加しながらスパッタ法またはプラズマＣＶ
Ｄ法で第一の絶縁膜を形成することにより、絶縁膜を溝
に充填しながら、配線の段差以上の膜厚を形成すること
ができ、上記と同様の作用により、平坦化膜をすべてエ
ッチングでき、平坦な絶縁膜を形成することができる。
アス電圧を印加しながらスパッタ法またはプラズマＣＶ
Ｄ法で第一の絶縁膜を形成することにより、絶縁膜を溝
に充填しながら、配線の段差以上の膜厚を形成すること
ができ、上記と同様の作用により、平坦化膜をすべてエ
ッチングでき、平坦な絶縁膜を形成することができる。
【００３２】プラズマによる素子ダメ−ジに敏感な素子
は、第一の絶縁膜の形成時に、バイアス電圧を印加せず
に絶縁膜を形成し、続いてバイアス電圧を印加しながら
絶縁膜を形成することにより、ダメ−ジを小さくするこ
とができ、同様の作用により、平坦化膜をすべてエッチ
ングすることができ、平坦な絶縁膜を形成することがで
きる。
は、第一の絶縁膜の形成時に、バイアス電圧を印加せず
に絶縁膜を形成し、続いてバイアス電圧を印加しながら
絶縁膜を形成することにより、ダメ−ジを小さくするこ
とができ、同様の作用により、平坦化膜をすべてエッチ
ングすることができ、平坦な絶縁膜を形成することがで
きる。
【図１】本発明の一実施例である平坦な絶縁膜の形成工
程を示す素子の断面図である。
程を示す素子の断面図である。
【図２】他の実施例である平坦な絶縁膜の形成工程を示
す素子の断面図である。
す素子の断面図である。
【図３】他の実施例である平坦な絶縁膜の形成工程を示
す素子の断面図である。
す素子の断面図である。
【図４】従来技術を示すバイアス印加法により形成した
素子の断面図である。
素子の断面図である。
１．配線膜
２．第一の絶縁膜
３．基板
４．平坦化膜
５．第二の絶縁膜
Claims (7)
- 【請求項１】半導体素子の配線上に平坦な絶縁膜を形成
する方法において、 （１）配線の段差以上の膜厚で第一の絶縁膜を形成する
工程。 （２）前記第一の絶縁膜の上に、平坦化膜を形成する工
程。 （３）前記平坦化膜を前記第一の絶縁膜と共にエッチン
グする工程。 から構成されることを特徴とする絶縁膜の形成方法。 - 【請求項２】半導体素子の配線上に平坦な絶縁膜を形成
する方法において、 （１）配線の段差以上の膜厚で第一の絶縁膜を形成する
工程。 （２）前記第一の絶縁膜の上に、平坦化膜を形成する工
程。 （３）前記平坦化膜を第一の絶縁膜と共にエッチングす
る工程。 （４）その上に第二の絶縁膜を形成する工程から構成さ
れることを特徴とする絶縁膜の形成方法。 - 【請求項３】請求項１または２において、前記第一の絶
縁膜を形成する工程は、基板にバイアス電圧を印加しな
がらスパッタ法またはプラズマＣＶＤ法で形成する工程
である絶縁膜の形成方法。 - 【請求項４】請求項１または２において、前記第一の絶
縁膜を形成する工程は、基板にバイアス電圧を印加せず
にスパッタ法またはプラズマＣＶＤ法で形成し、次にバ
イアス電圧を印加しながら形成する二段階の工程である
絶縁膜の形成方法。 - 【請求項５】請求項１または２において、前記エッチン
グ工程でエッチングする量は、前記平坦化膜をすべて取
り除く量以上である絶縁膜の形成方法。 - 【請求項６】請求項１または２において、前記エッチン
グ工程において、前記第一の絶縁膜と平坦化膜のエッチ
ング速度が等しい条件でエッチングする絶縁膜の形成方
法。 - 【請求項７】請求項１または２において、前記第一の絶
縁膜がシリコンの酸化物または窒化物、酸窒化物であり
、前記平坦化膜がシラノ−ル系化合物を基板表面に回転
塗布し焼成して形成するＳＯＧ（Ｓｐｉｎ Ｏｎ
Ｇｌａｓｓ）であるか、または酸化硼素などの低融点の
無機物であり、前記第二の絶縁膜がシリコンの酸化物ま
たは窒化物、酸窒化物である絶縁膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056291A JPH04245628A (ja) | 1991-01-31 | 1991-01-31 | 絶縁膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056291A JPH04245628A (ja) | 1991-01-31 | 1991-01-31 | 絶縁膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245628A true JPH04245628A (ja) | 1992-09-02 |
Family
ID=11753683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056291A Pending JPH04245628A (ja) | 1991-01-31 | 1991-01-31 | 絶縁膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245628A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555181A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体装置の製造方法 |
| JPH07130732A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置及びその製造方法 |
| JPH07201749A (ja) * | 1993-12-28 | 1995-08-04 | Applied Materials Inc | 薄膜形成方法 |
| JP2011091426A (ja) * | 2010-12-20 | 2011-05-06 | Renesas Electronics Corp | 半導体装置の製造方法 |
| WO2012049943A1 (ja) * | 2010-10-13 | 2012-04-19 | 三菱重工業株式会社 | 窒化珪素膜形成装置及び方法 |
-
1991
- 1991-01-31 JP JP1056291A patent/JPH04245628A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555181A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体装置の製造方法 |
| JPH07130732A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置及びその製造方法 |
| JPH07201749A (ja) * | 1993-12-28 | 1995-08-04 | Applied Materials Inc | 薄膜形成方法 |
| WO2012049943A1 (ja) * | 2010-10-13 | 2012-04-19 | 三菱重工業株式会社 | 窒化珪素膜形成装置及び方法 |
| JP2011091426A (ja) * | 2010-12-20 | 2011-05-06 | Renesas Electronics Corp | 半導体装置の製造方法 |
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