JPH04229625A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04229625A JPH04229625A JP3094989A JP9498991A JPH04229625A JP H04229625 A JPH04229625 A JP H04229625A JP 3094989 A JP3094989 A JP 3094989A JP 9498991 A JP9498991 A JP 9498991A JP H04229625 A JPH04229625 A JP H04229625A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
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- H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、表面平坦化プロセスを
含む半導体装置の製造方法に関する。
含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】集積回路が複雑化するにともなって、そ
の回路表面の形態（いわば「地形」）も複雑化してきた
。即ち、回路表面は平坦さから益々逸脱するようになっ
た。このような複雑な表面形態は製造上の問題を引き起
こす。今日の集積回路の製造では、例えば絶縁層及び金
属層が幾層にも積層されることが多く、この積層数の増
加に伴って表面形態は益々複雑化している。しかしなが
ら、不十分なステップカバレージ等の理由により非常に
複雑な回路表面に満足な金属被覆を行うことはしばしば
困難であり、その結果被覆金属に不連続（断線等）が生
じてしまう。
の回路表面の形態（いわば「地形」）も複雑化してきた
。即ち、回路表面は平坦さから益々逸脱するようになっ
た。このような複雑な表面形態は製造上の問題を引き起
こす。今日の集積回路の製造では、例えば絶縁層及び金
属層が幾層にも積層されることが多く、この積層数の増
加に伴って表面形態は益々複雑化している。しかしなが
ら、不十分なステップカバレージ等の理由により非常に
複雑な回路表面に満足な金属被覆を行うことはしばしば
困難であり、その結果被覆金属に不連続（断線等）が生
じてしまう。
【０００３】このような不都合を回避するために、続く
プロセスステップに先立って絶縁層表面を平坦化する方
法が考案された。例えば、機械的研磨法が開発され、一
般的に良好な結果をもたらしたが、それでも少なくとも
２つの問題点を有している。１つは、パーティクル（微
粒子）が生成されることであり、もう１つは、熱が発生
することである。パーティクルは製造されるデバイスを
汚染し、熱はデバイス特性を劣化させる可能性がある。
プロセスステップに先立って絶縁層表面を平坦化する方
法が考案された。例えば、機械的研磨法が開発され、一
般的に良好な結果をもたらしたが、それでも少なくとも
２つの問題点を有している。１つは、パーティクル（微
粒子）が生成されることであり、もう１つは、熱が発生
することである。パーティクルは製造されるデバイスを
汚染し、熱はデバイス特性を劣化させる可能性がある。
【０００４】他の方法としては、平坦化エッチバック法
がある。この方法は、厚い絶縁層（典型的には大成され
た酸化物層）上にフォトレジストを堆積させ、それをエ
ッチバックすることで絶縁層表面を平坦化する。即ち、
フォトレジスト及び絶縁層に対して同じエッチレートを
有するエッチング処理を行うことで、フォトレジスト表
面の平坦性が保持されるわけである。
がある。この方法は、厚い絶縁層（典型的には大成され
た酸化物層）上にフォトレジストを堆積させ、それをエ
ッチバックすることで絶縁層表面を平坦化する。即ち、
フォトレジスト及び絶縁層に対して同じエッチレートを
有するエッチング処理を行うことで、フォトレジスト表
面の平坦性が保持されるわけである。
【０００５】
【発明が解決しようとする課題】しかしながら、フォト
レジストはナトリウムイオンを導入する。ナトリウムイ
オンはウェット化学エッチングによって除去されるが、
製造プロセスを複雑化してしまう。その上、ウェットエ
ッチングは、高密度酸化物よりも低密度酸化物に対して
より速く進行する。これは問題となる。一般に酸化物層
は均一密度で堆積せずに、ほぼ垂直方向に延びる低密度
領域を有するものだからである。酸化物層が近接した金
属線路間に堆積される場合（サブミクロンのリソグラフ
ィの場合など）に低密度領域の形成される可能性が最も
高い。このエッチングによって低密度領域に溝が形成さ
れてしまい、表面の平坦化が達成されない。
レジストはナトリウムイオンを導入する。ナトリウムイ
オンはウェット化学エッチングによって除去されるが、
製造プロセスを複雑化してしまう。その上、ウェットエ
ッチングは、高密度酸化物よりも低密度酸化物に対して
より速く進行する。これは問題となる。一般に酸化物層
は均一密度で堆積せずに、ほぼ垂直方向に延びる低密度
領域を有するものだからである。酸化物層が近接した金
属線路間に堆積される場合（サブミクロンのリソグラフ
ィの場合など）に低密度領域の形成される可能性が最も
高い。このエッチングによって低密度領域に溝が形成さ
れてしまい、表面の平坦化が達成されない。
【０００６】また、平坦化表面が部分的にのみ必要な場
合もある。例えば、金属線路とその間の絶縁材料によっ
て平坦化表面を形成しようとする場合には、絶縁材料表
面と金属線路表面とを共通平面にすることが必要である
。
合もある。例えば、金属線路とその間の絶縁材料によっ
て平坦化表面を形成しようとする場合には、絶縁材料表
面と金属線路表面とを共通平面にすることが必要である
。
【０００７】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、サブストレート上に形成された材料層と
犠牲層とから成る２層構造をパターニングしてサブスト
レートを選択的に露出させる。続いて、前記サブストレ
ート表面とほぼ直行する方向に絶縁層を堆積させ、前記
犠牲層をリフトオフする。前記絶縁層は高々前記犠牲層
の側壁の一部分を覆うだけである。
の製造方法は、サブストレート上に形成された材料層と
犠牲層とから成る２層構造をパターニングしてサブスト
レートを選択的に露出させる。続いて、前記サブストレ
ート表面とほぼ直行する方向に絶縁層を堆積させ、前記
犠牲層をリフトオフする。前記絶縁層は高々前記犠牲層
の側壁の一部分を覆うだけである。
【０００８】１つの実施例において、前記材料層は金属
、ポリシリコン又は金属シリサイドのような導体からな
る。前記犠牲層はウェットエッチング可能なものであり
、リフトオフはウェットエッチングによって行われる。 更に、前記絶縁層はパターニングされた導体の厚さとほ
ぼ同じ厚さに堆積され、それによって、リフトオフ後に
、導体層および絶縁層の表面が同じ表面となり平坦化が
達成される。更に、前記リフトオフステップが完了した
後で、第２の絶縁層が堆積され、ほぼ平坦な絶縁層表面
が形成される。このような平坦化ステップの後に、通常
のデバイス製造プロセスが続き、集積回路が製造される
。
、ポリシリコン又は金属シリサイドのような導体からな
る。前記犠牲層はウェットエッチング可能なものであり
、リフトオフはウェットエッチングによって行われる。 更に、前記絶縁層はパターニングされた導体の厚さとほ
ぼ同じ厚さに堆積され、それによって、リフトオフ後に
、導体層および絶縁層の表面が同じ表面となり平坦化が
達成される。更に、前記リフトオフステップが完了した
後で、第２の絶縁層が堆積され、ほぼ平坦な絶縁層表面
が形成される。このような平坦化ステップの後に、通常
のデバイス製造プロセスが続き、集積回路が製造される
。
【０００９】
【実施例】図１は、本発明による半導体装置の製造方法
の一実施例を示す製造工程図である。図１の（ａ）には
、シリコン層１、絶縁層３、材料層５、犠牲層７、及び
フォトレジスト層９が示されている。
の一実施例を示す製造工程図である。図１の（ａ）には
、シリコン層１、絶縁層３、材料層５、犠牲層７、及び
フォトレジスト層９が示されている。
【００１０】なお、「サブストレート」という用語は、
上部層の下方にあって、それら上部層を支える層を意味
する。例えば、絶縁層３は材料層５を支持しているから
、その関係ではサブストレートである。
上部層の下方にあって、それら上部層を支える層を意味
する。例えば、絶縁層３は材料層５を支持しているから
、その関係ではサブストレートである。
【００１１】シリコン層１はエピタキシャル層又はウエ
ハである。絶縁層３は一般に堆積した酸化シリコンから
なる。材料層５は、金属、ドープされたシリコン又は金
属シリサイドのような導体である（「導体層５」と呼ぶ
場合もある）。金属としては、タングステンのような金
属も考えられるが、ここではアルミニウムを使用する。 絶縁材料と金属材料との密着性に問題があるならば、接
着層（図示せず）を設けて接着性を向上させても良い。
ハである。絶縁層３は一般に堆積した酸化シリコンから
なる。材料層５は、金属、ドープされたシリコン又は金
属シリサイドのような導体である（「導体層５」と呼ぶ
場合もある）。金属としては、タングステンのような金
属も考えられるが、ここではアルミニウムを使用する。 絶縁材料と金属材料との密着性に問題があるならば、接
着層（図示せず）を設けて接着性を向上させても良い。
【００１２】犠牲層７は、熱オゾンＴＥＯＳ、リンＰ又
はフッ素Ｆを含む／含まないプラズマ・エンハンスドＴ
ＥＯＳ、又はスピン・オン・ガラス（ＳＯＧ）のような
入手容易なガラスからなり、ウェットエッチング可能で
あることが望ましい。犠牲層７の材料は、金属材料（材
料層５）や絶縁材料（第１絶縁層３）に比べて高いエッ
チレートを有することが必要であり、またエチレングリ
コール：緩衝フッ化水素（８：１）のような液体化学薬
品で高いエッチレートを有するべきである。ＳＯＧとい
う用語は、当業者に周知であり、一般に使い捨ての酸化
物に対して用いられる。
はフッ素Ｆを含む／含まないプラズマ・エンハンスドＴ
ＥＯＳ、又はスピン・オン・ガラス（ＳＯＧ）のような
入手容易なガラスからなり、ウェットエッチング可能で
あることが望ましい。犠牲層７の材料は、金属材料（材
料層５）や絶縁材料（第１絶縁層３）に比べて高いエッ
チレートを有することが必要であり、またエチレングリ
コール：緩衝フッ化水素（８：１）のような液体化学薬
品で高いエッチレートを有するべきである。ＳＯＧとい
う用語は、当業者に周知であり、一般に使い捨ての酸化
物に対して用いられる。
【００１３】フォトレジスト層９は従来通りのレジスト
である。材料層５及び犠牲層７は２層構造（ｂｉｌｅｖ
ｅｌ ｓｔｒｕｃｔｕｒｅ）を形成する。
である。材料層５及び犠牲層７は２層構造（ｂｉｌｅｖ
ｅｌ ｓｔｒｕｃｔｕｒｅ）を形成する。
【００１４】通常のリソグラフィ技術を用いて前記２層
構造をパターニングし、２層構造のサブストレートを選
択的に露出させる。このパターニング後、フォトレジス
トは除去され、図１の（ｂ）に示す構造が得られる。２
本の導体路１１及び１３が示されている。これら導体路
間の距離は本発明の実施にとって重要ではない。しかし
、次に述べるように、この間隔が狭いと、広い場合より
もより方向性のある堆積技術が必要となる。
構造をパターニングし、２層構造のサブストレートを選
択的に露出させる。このパターニング後、フォトレジス
トは除去され、図１の（ｂ）に示す構造が得られる。２
本の導体路１１及び１３が示されている。これら導体路
間の距離は本発明の実施にとって重要ではない。しかし
、次に述べるように、この間隔が狭いと、広い場合より
もより方向性のある堆積技術が必要となる。
【００１５】続いて、方向性堆積技術を用いて絶縁物（
一般には酸化物）を堆積させ、図１の（ｃ）に示す絶縁
層１５を形成する。方向性堆積法は、絶縁物の堆積方向
が均等（ｃｏｎｆｏｒｍａｌ ｄｅｐｏｓｉｔｉｏｎ）
ではなく、サブストレート表面に対して直行する方向で
ある。このような堆積法としては、電子サイクロトロン
共鳴（ＥＣＲ）やプラズマ・エンハンスド化学気相成長
（ＰＥＣＶＤ）などがある。当業者であれば、これらの
技術を容易に実施できるであろうし、更に他の堆積法も
知っているだろう。
一般には酸化物）を堆積させ、図１の（ｃ）に示す絶縁
層１５を形成する。方向性堆積法は、絶縁物の堆積方向
が均等（ｃｏｎｆｏｒｍａｌ ｄｅｐｏｓｉｔｉｏｎ）
ではなく、サブストレート表面に対して直行する方向で
ある。このような堆積法としては、電子サイクロトロン
共鳴（ＥＣＲ）やプラズマ・エンハンスド化学気相成長
（ＰＥＣＶＤ）などがある。当業者であれば、これらの
技術を容易に実施できるであろうし、更に他の堆積法も
知っているだろう。
【００１６】方向性堆積法は比較的低圧で行われるのが
望ましい。例えばパーティクル散乱（ｐａｒｔｉｃｌｅ
ｓｃａｔｔｅｒｉｎｇ）が抑えられ堆積の方向性が向
上するからである。 パーティクル散乱は、容易にわかるように、堆積の方向
性を低減させる傾向があり、その結果側壁への好ましく
ない堆積を引き起こしてしまう。当業者ならば、技術や
装置環境に鑑みて適切な圧力を選択するであろう。
望ましい。例えばパーティクル散乱（ｐａｒｔｉｃｌｅ
ｓｃａｔｔｅｒｉｎｇ）が抑えられ堆積の方向性が向
上するからである。 パーティクル散乱は、容易にわかるように、堆積の方向
性を低減させる傾向があり、その結果側壁への好ましく
ない堆積を引き起こしてしまう。当業者ならば、技術や
装置環境に鑑みて適切な圧力を選択するであろう。
【００１７】絶縁層１５はパターニングされた導体層５
の厚さとほぼ同じ厚さで堆積される。絶縁層１５が覆う
のはせいぜい犠牲層７の側壁の一部分だけである。絶縁
層１５の厚さの変化が許容されるのは絶縁材料表面と金
属材料表面との間の共面性の損失が受容可能であるとき
である。しかし、絶縁層１５は、犠牲層７の側壁を完全
に覆うほど厚く堆積させるべきではない。この絶縁層の
厚さを監視するためには、堆積時間をモニタすることが
手軽な方法である。
の厚さとほぼ同じ厚さで堆積される。絶縁層１５が覆う
のはせいぜい犠牲層７の側壁の一部分だけである。絶縁
層１５の厚さの変化が許容されるのは絶縁材料表面と金
属材料表面との間の共面性の損失が受容可能であるとき
である。しかし、絶縁層１５は、犠牲層７の側壁を完全
に覆うほど厚く堆積させるべきではない。この絶縁層の
厚さを監視するためには、堆積時間をモニタすることが
手軽な方法である。
【００１８】エッチング（望ましくはウェットエッチン
グ）を用いて犠牲層７とその上の絶縁層１５とをリフト
オフする。プロセスを促進するために、ウェットエッチ
ングは高いエッチレートにすべきである。また、方向性
堆積された絶縁層１５と導体層５と犠牲層７との間には
高いエッチレート差が必要である。そのエッチレート差
は、望ましくは１０：１、即ち犠牲層７が他の層のエッ
チレートより少なくとも１０倍のエッチレートでエッチ
ングされることが必要である。緩衝フッ化水素酸（ｂｕ
ｆｆｅｒｅｄ ＨＦ ａｃｉｄ）はエッチャントの一例
である。リフトオフ後に、図１の（ｄ）に示す構造が得
られる。
グ）を用いて犠牲層７とその上の絶縁層１５とをリフト
オフする。プロセスを促進するために、ウェットエッチ
ングは高いエッチレートにすべきである。また、方向性
堆積された絶縁層１５と導体層５と犠牲層７との間には
高いエッチレート差が必要である。そのエッチレート差
は、望ましくは１０：１、即ち犠牲層７が他の層のエッ
チレートより少なくとも１０倍のエッチレートでエッチ
ングされることが必要である。緩衝フッ化水素酸（ｂｕ
ｆｆｅｒｅｄ ＨＦ ａｃｉｄ）はエッチャントの一例
である。リフトオフ後に、図１の（ｄ）に示す構造が得
られる。
【００１９】次に、図１の（ｅ）に示すように絶縁層１
７が形成される。絶縁層１７は酸化物等であり、通常の
技術で堆積される。こうして表面が平坦な絶縁層１７が
得られ、更に集積回路プロセスが続けられる。
７が形成される。絶縁層１７は酸化物等であり、通常の
技術で堆積される。こうして表面が平坦な絶縁層１７が
得られ、更に集積回路プロセスが続けられる。
【００２０】「平坦（プレーナ）」という用語は部分的
平坦性の意味であり、その表面は１０μｍ程度の大きさ
で平坦性を有していればよい。絶縁層がウエハ全体で平
坦表面を持たないから全体的には平坦性からの偏差が存
在するだろう。部分的な偏差を最小化するのは、低い場
所を埋める堆積絶縁材料のマス・トランスファである。
平坦性の意味であり、その表面は１０μｍ程度の大きさ
で平坦性を有していればよい。絶縁層がウエハ全体で平
坦表面を持たないから全体的には平坦性からの偏差が存
在するだろう。部分的な偏差を最小化するのは、低い場
所を埋める堆積絶縁材料のマス・トランスファである。
【００２１】以上のステップは、集積回路製造中に２回
以上繰り返しても良い。導体層５及び犠牲層７の堆積お
よびパターニングは順次なされ、それから絶縁層１５が
方向性堆積されてもよい。
以上繰り返しても良い。導体層５及び犠牲層７の堆積お
よびパターニングは順次なされ、それから絶縁層１５が
方向性堆積されてもよい。
【００２２】
【発明の効果】以上述べたように、本発明による製造方
法によって、デバイスを汚染することなく、また製造工
程を複雑化すこともなく確実に且つ容易に表面平坦化を
達成できる。
法によって、デバイスを汚染することなく、また製造工
程を複雑化すこともなく確実に且つ容易に表面平坦化を
達成できる。
【図１】本発明による半導体装置の製造方法の一実施例
を示す製造工程図である。
を示す製造工程図である。
１ シリコン層
３ 絶縁層
５ 材料層
７ 犠牲層
９ フォトレジスト層
１１ 導体路
１３ 導体路
１５ 絶縁層
１７ 絶縁層
Claims (7)
- 【請求項１】 サブストレートを選択的に露出させる
ために、前記サブストレートに隣接した導体層と該導体
層上の絶縁材料よりなる犠牲層とから成る２層構造をパ
ターニングするステップと、前記サブストレート表面と
実質的に直行する方向に、前記犠牲層の側壁の一部を高
々覆うだけの絶縁層を堆積させるステップと、前記サブ
ストレート上の前記絶縁層を除去するためにウェットエ
ッチングによって前記犠牲層をリフトオフするステップ
と、を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記犠牲層は、ガラスであることを特
徴とする請求項１記載の方法。 - 【請求項３】 前記犠牲層は、スピン・オン・ガラス
であることを特徴とする請求項２記載の方法。 - 【請求項４】 前記リフトオフステップの後に、第２
の絶縁層を堆積させることを特徴とする請求項１記載の
方法。 - 【請求項５】 前記導体層は、金属であることを特徴
とする請求項１記載の方法。 - 【請求項６】 前記導体層は、シリサイドであること
を特徴とする請求項１記載の方法。 - 【請求項７】 前記導体層は、ドープされたシリコン
であることを特徴とする請求項１記載の方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US516860 | 1990-04-30 | ||
| US07/516,860 US5068207A (en) | 1990-04-30 | 1990-04-30 | Method for producing a planar surface in integrated circuit manufacturing |
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| Publication Number | Publication Date |
|---|---|
| JPH04229625A true JPH04229625A (ja) | 1992-08-19 |
Family
ID=24057400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094989A Pending JPH04229625A (ja) | 1990-04-30 | 1991-04-02 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US5068207A (ja) |
| EP (1) | EP0455413A3 (ja) |
| JP (1) | JPH04229625A (ja) |
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| JP3469251B2 (ja) * | 1990-02-14 | 2003-11-25 | 株式会社東芝 | 半導体装置の製造方法 |
| US5219787A (en) * | 1990-07-23 | 1993-06-15 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming channels, vias and components in substrates |
| US5187121A (en) * | 1991-12-18 | 1993-02-16 | International Business Machines Corporation | Process for fabrication of a semiconductor structure and contact stud |
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| DE268085C (ja) * | ||||
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-
1990
- 1990-04-30 US US07/516,860 patent/US5068207A/en not_active Expired - Lifetime
-
1991
- 1991-04-02 JP JP3094989A patent/JPH04229625A/ja active Pending
- 1991-04-24 EP EP19910303713 patent/EP0455413A3/en not_active Withdrawn
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0455413A3 (en) | 1992-09-16 |
| EP0455413A2 (en) | 1991-11-06 |
| US5068207A (en) | 1991-11-26 |
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