KR100228272B1 - 반도체 장치의 콘택 형성방법 및 그 구조 - Google Patents

Abstract

금속과 실리콘 기판을 연결시키는 콘택 형성에 있어서, 콘택 크기보다 크게 포토레지스트 창을 형성하여 CVD산화막을 제거한 다음 BPSG로써 평탄화를 실시함으로써 통상 금속을 침적시키기 전의 세정공정에 의하여 기판에 수직한 콘택의 벽에 생기는 요철을 제거하여 단차 피복성을 좋게하고 메모리 소자의 메모리 셀 영역과 주변영역 사이의 단차를 작게 형성하였다.

Description

반도체 장치의 콘택 형성방법 및 그 구조

제1(a)도 내지 제1(c)도는 종래기술의 금속-기판 콘택 형성방법을 나타낸 공정 단면도.

제2(a)도 및 제2(b)도는 본 발명에 따르는 메모리 셀 및 주변영역내의 금속-기판 콘택 형성방법을 나타낸 공정 단면도.

제3(a)도 및 제3(b)도는 본 발명에 따르는 콘택창의 마스크 패턴과 공정 단면도를 각각 나타낸 도면.

제4(a)도 및 제4(b)도는 본 발명에 의하여 주변영역 모두를 식각한 상태를 나타낸 도면.

제5(a)도 내지 제5(c)도는 본 발명에 따른 다른 실시예를 나타낸 도면.

본 발명은 반도체 장치의 콘택 형성방법 및 그 구조에 관한 것으로서, 특히, 메모리 소자를 제조함에 있어서 실리콘 기판과 금속과의 접속형성을 위한 반도체 장치의 콘택 형성방법 및 그 구조에 관한 것이다.

일반적으로 메모리 소자의 집적도가 증가하면서 전도층 사이에 평탄화 물질과 CVD(Chemical Vapor Deposition) 산화막이 교대로 적층됨으로써 금속 콘택창을 형성하고 난 뒤 금속을 침적시키기 전에 세정물질에 의하여 상기 평탄화 물질과 CVD산화막의 식각률의 차이에 따라 형성되는 요철 때문에 상기 금속이 콘택 내부에서 끊어지는 현상이 생긴다.

즉, 제1도에서 보는 바와같이 종래의 금속콘택을 형성하기 위한 콘택창(window) 형성방법을 보면 다음과 같다.

우선 제1(a)도를 참조하면 제1전도층(1)을 형성하고 난 다음 제1절연막(2)을 침적시킨다. 이어서 제1평탄화물질(3)을 침적시킨 후 평탄화를 실시한다. 그 다음 제2전도층(4)를 형성하고 제2절연막(5)을 침적시킨다. 그리고 금속콘택을 형성하기 전에 제2평탄화물질(6)를 침적시킨 후 평탄화를 실시한다. 그 위에 사진식각법으로 금속 콘택창을 형성한 후 금속의 단차 피복성(step coverage)을 개선시키기 위하여 이방성식각을 실시한 후 등방성식각(7)을 실시하여 콘택창(8)을 연다.

금속층을 침적시키기전에 세정공정을 실시하게 되면 상기 절여막들과 상기 평탄화물질 사이에 식각률이 다르기 때문에 기판에 수직한 방향의 콘택측벽에 요철(9)[이하, 콘택턱이라 칭함]이 생긴다(제1(b)도 참조).

그 다음 금속층(10)을 침적시키게 되면 상기한 콘택턱 때문에 금속이 침적되지 않아 제1(c)도에서 보는 바와 같이 콘택불량을 일으키는 문제점이 있었다.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 제2평탄화물질을 침적시키기 전에 콘택창보다 크기가 큰 마스크를 이용하여 제2절연막을 이방성식각으로 제거함으로써 상기 콘택을 형성하고 난 뒤 금속층 침적전 세정공정을 마쳐 콘택측벽의 턱에 의한 금속의 끊어짐을 방지할 수 있는 반도체 장치의 콘택 형성방법 및 그 구조를 제공하는 있다.

또한, 본 발명의 다른 목적은 절연막을 주변 영역에 대하여 모두 제거하는 것이 아니라 금속 콘택이 형성되는 영역만 국부적으로 제거함으로써 메모리 셀과 주변 사이의 단차 증가를 방지할 수 있는 반도체 장치의 콘택 형성방법 및 그 구조를 제공하는데 있다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 2개 이상의 평탄화막을 갖는 반도체 장치의 금속막 콘택 형성방법에 있어서, 상기 반도체 기판위에 제1절연막을 침적시킨 후 그 위에 제1평탄화막을 형성하는 단계, 상기 제1평탄화막 위에 제2절연막을 침적시킨 후 반도체 기판에 대한 원하는 콘택창보다 소정크기만큼 더 크게 제2절연막에 대한 개구를 형성하는 단계(이하 제1식각이라 함), 상기 결과물 위에 제2평탄화막을 형성하는 단계, 상기 제2평탄화막 위에 제3절연막을 침적시킨 후 반도체 기판에 대한 원하는 콘택창 보다 크며 상기 제1식각 개구 보다 소정크기만큼 크게 제3절연막에 대한 개구를 형성하는 단계(이하 제2식각이라 함), 상기 결과물 위에 제3평탄화막을 형성하는 단계, 상기 결과물에 대해 반도체 기판에 대한 콘택창을 형성하는 단계 및 콘택창에 금속막을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 장치의 금속막 콘택 형성방법을 제공한다.

또한, 본 발명은 실리콘 기판으로부터 절연막과 평탄화막이 2회 이상 나타나는 영역에 형성되는 금속-기판 콘택에서 금속은 실리콘 기판과 상기 영역을 뚫고 형성된 콘택을 통하여 전기적 접속을 이루고, 금속의 바닥 부분이 접속되는 물질은 단지 기판과 접하는 절연막과 그 절연막 위의 평탄화막인 것을 특징으로 하는 금속-기판 콘택구조를 제공한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면에 따라 상세히 설명한다.

제2(a)도와 제2(b)도는 본 발명에 따르는 금속콘택 형성을 위한 콘택창의 단면도를 나타낸 도면으로, 제2(a)도를 보면 제2평탄화물질(6)을 침적시키기 전에 콘택창보다 크기가 큰 마스크를 이용하여 제2절연막(5)을 이방성식각으로 제거함으로써 상기 콘택을 형성하고 난 뒤 금속층 침적전 세정공정을 마치면 콘택측벽의 턱에 의한 금속의 끊어짐을 방지할 수 있다. 이때, 기판과 만나는 제1절연막에 의한 콘택턱은 금속층의 단자 피복성에 영향을 미치지 않는다.

한편, 제2(b)도에서 보는 바와같이 절연막(5,12)을 주변영역(I)에 대하여 모두 제거하는 것이 아니라 금속콘택(a)이 형성되는 영역(A)만 국부적으로 제거하므로 메모리 셀과 주변사이의 단차 증가를 방지할 수 있다. 따라서, 상기 콘택 형성시 단차 차이에 의한 실리콘 기판의 손상을 감소시킬 수 있다. 여기서 A는 주변 식각패턴의 크기를, a는 금속-기판콘택의 크기를 나타낸다.

제3(a)도 및 제3(b)도는 본 발명에 따른 콘택창의 마스크 패턴과 공정 단면도를 각각 나타낸 도면으로서, 평탄화물질이 상부층(6)과 하부층(3)으로 존재하고 그 사이에 층간 절연막(5)이 있어서 상기 콘택 마스크 패턴(A)보다 큰 마스크 패턴(B)을 제2평탄화막(6)을 침적시키기 전에 적용하여 층간절연막(5)을 식각시킨 다음 제2평탄화막(6)을 침적시켜 평탄화시킨다음 콘택 마스크 패턴(A)을 이용하여 이방성식각을 행함으로써 콘택창을 형성하고, 금속층을 침적시키기 전에 세정공정을 거쳐 최종 콘택의 크기는 C로 함으로써 달성된다.

제5(a)도 내지 제5(c)도는 본 발명에 따르는 다른 실시예를 보여주는 도면으로서, 제4도에서 보는 바와 같이 상기한 콘택턱을 제거하기 위하여 절연층(5,12)을 금속-기판콘택이 형성되는 영역인 D, E, F를 포함한 모든 주변영역에 대하여 상기한 주변식각을 실시하게 되면(제4(a)도 참조) 평탄화층(6)으로 평탄화를 한 후 주변영역(I)과 메모리 셀 영역(Ⅱ) 사이의 단차가 증가되므로(제4(b)도 참조) 상기 콘택 형성시 단차 사이로 인하여 상기 콘택 D, E, F를 포함한 모든 주변 금속-기판 콘택은 심한 손상을 입게된다.

따라서, 상기 주변식각은 금속-기판콘택이 형성되는 영역 D,E,F보다 크게 d,e,f 크기로 주변식각을 실시하고 난 뒤(제5(a)도 참조) 제2절연층(6)으로 평탄화시키면 상기한 콘택턱을 제거할 수 있을뿐만 아니라 메모리 셀 영역(Ⅱ)과 주변 영역(Ⅰ) 사이의 단차 차이로 인한 주변영역의 금속-기판 콘택의 손상을 없앨 수 있다(제5(b)도 참조).

제5(c)도는 상기한 주변식각후 평탄화를 실시하고 콘택창을 형성한 다음 금속증착을 하여 금속-기판콘택을 마친 다음의 단면도를 나타낸 도면으로 상기한 주변식각시 콘택의 크기보다 크게 주변식각의 크기를 조절함으로써 상기 콘택 측벽에 생기는 턱을 제거할 수 있을 뿐만 아니라 상기 메모리 셀 부위와 주변 영역의 단차를 줄일 수 있기 때문에 단차로 인한 콘택 형성시의 기판의 식각 손상을 줄일 수 있다.

본 발명에 의하면 콘택측벽에 생기는 요철(콘택턱)이 없어지므로 단차 피복성에 따른 금속의 끊어짐을 방지할 수 있고 메모리 셀 영역과 주변영역의 단차를 감소시킬 수 있는 잇점이 있다.

Claims (9)

1. 반도체기판상에 2개 이상의 평탄화막을 갖는 반도체 장치의 금속막 콘택 형성방법에 있어서, 상기 반도체 기판위에 제1절연막을 짐적시킨 후 그위에 제1평탄화막을 형성하는 단계, 상기 제1평탄화막 위에 제2절연막을 침적시킨 후 반도체 기판에 대한 원하는 콘택창보다 소정크기만큼 더 크게 제2절연막에 대한 개구를 형성하는 단계, 상기 결과물 위에 제2평탄화막을 형성하는 단계, 상기 제2평탄화막 위에 제3절연막을 침적시킨 후 반도체 기판에 대한 원하는 콘택창 보다 크며 상기 제1식각 개구보다 소정크기만큼 크게 제3절연막에 대한 개구를 형성하는 단계, 상기 결과물 위에 제3평탄화막을 형성하는 단계, 상기 결과물에 대해 반도체 기판에 대한 콘택창을 형성하는 단계, 및 콘택창에 금속막을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 장치의 금속막 콘택 형성방법.
2. 제1항에 있어서, 상기 제1식각은 제2절연막에 대해 이방성 에칭으로 실시되는 것을 특징으로 하는 반도체 장치의 금속막 콘택 형성방법.
3. 제1항에 있어서, 상기 제2식각은 제3절연막에 대해 이방성 에칭으로 실시되는 것을 특징으로 하는 반도체 장치의 금속막 콘택 형성방법.
4. 제1항에 있어서, 상기 제1식각은 제2절연막에 대해 이방성 에칭으로 실시되며, 제2식각은 제3절연막에 대해 이방성 에칭으로 실시되는 것을 특징으로 하는 반도체 장치의 금속막 콘택 형성방법.
5. 제1항에 있어서, 상기 제1식각과 제2식각을 따로 따로 2회 실시하지 않고 제2식각 실시에서 제2절연막까지의 산화막 식각을 실시하는 것을 특징으로 하는 반도체 장치의 금속막 콘택 형성방법.
6. 제1항에 있어서, 상기 제1절연막 및 제2절연막은 CVD법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 금속막 콘택 형성방법.
7. 실리콘 기판으로부터 절연막과 평탄화막이 2회 이상 나타나는 영역에 형성되는금속-기판 콘택에서 금속은 실리콘 기판과 상기 영역을 뚫고 형성된 콘택을 통하여 전기적 접속을 이루고, 금속의 바닥 부분이 접속되는 물질은 단지 기판과 접하는 절연막과 그 절연막 위의 평탄화막인 것을 특징으로 하는 금속-기판 콘택 구조.
8. 제7항에 있어서, 상기 절연막은 CVD법에 의해 형성되는 것을 특징으로 하는 금속-기판 콘택 구조.
9. 제7항에 있어서, 상기 평탄화막은 1회 평탄화로 형성되지 않고 2회 이상의 평탄화에 의해서 형성되는 것을 특징으로 하는 금속-기판 콘택 구조.