KR0151048B1 - 반도체 장치의 접촉창 형성방법 - Google Patents

반도체 장치의 접촉창 형성방법 Download PDF

Info

Publication number
KR0151048B1
KR0151048B1 KR1019950013075A KR19950013075A KR0151048B1 KR 0151048 B1 KR0151048 B1 KR 0151048B1 KR 1019950013075 A KR1019950013075 A KR 1019950013075A KR 19950013075 A KR19950013075 A KR 19950013075A KR 0151048 B1 KR0151048 B1 KR 0151048B1
Authority
KR
South Korea
Prior art keywords
forming
interlayer insulating
insulating layer
etching
contact window
Prior art date
Application number
KR1019950013075A
Other languages
English (en)
Other versions
KR960042960A (ko
Inventor
김병철
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950013075A priority Critical patent/KR0151048B1/ko
Priority to JP8116078A priority patent/JPH08330428A/ja
Priority to US08/652,235 priority patent/US5714038A/en
Publication of KR960042960A publication Critical patent/KR960042960A/ko
Application granted granted Critical
Publication of KR0151048B1 publication Critical patent/KR0151048B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes

Abstract

반도체 장치의 접촉창 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 층간절연층을 형성하는 제1공정, 접촉창이 형성될 영역을 노츨시키는 감광막 패턴을 형성하는 제2공정, 결과물 전면에 제1물질막을 형성하는 제3공정, 제1물질막을 이방성식각하여 감광막 패턴의 측벽에 스페이서를 형성하는 제4공정, 감광막 패턴을 식각마스크로 한 이방성 식각을 행함으로써 층간절연층에 접촉창을 형성하는 제5공정을 포함하는 것을 특징으로 한다. 따라서, 금속 배선의 스텝 커버리지가 개선되고, 감광막 패턴이 쓰러질 가능성이 줄었으며, 하부 도전층의 노출이 억제되고, 접촉창 개구부 크기를 균일하게 조절하는 것이 용이해졌다.

Description

반도체 장치의 접촉창 형성방법
제1도는 종래 방법에 의해 형성된 반도체 장치의 접촉창을 도시한 단면도이다.
제2a도 내지 2d도는 본 발명의 제1실시예에 의한 반도체 장치의 접촉창 형성방법을 공정 순서대로 설명하기 위해 도시한 단면도들이다.
제3a도 및 3b도는 본 발명의 제2 실시예에 의한 반도체 장치의 접촉창 형성방법을 공정 순서대로 설명하기 위해 도시한 단면도들이다.
제4a도 및 4e도는 본 발명의 제3실시예에 의한 반도체 접촉창 형성방법을 공정 순서대로 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 금속 배선의 스텝 커버리지(step coverage)를 개선하는 반도체 장치의 접촉창(contact hole) 형성방법에 관한 것이다.
최근, 반도체 장치의 집적도가 증가함에 따라, 설계 룰(design rule)과 공정의 여유도는 점차로 줄어들고 있다. 이는, 접촉창 자체의 크기나 접촉창 간의 거리에서도 예외가 될 수 없다.
금속 배선 간의 신뢰도 놓은 접촉을 위해서는, 현재 행해지고 있는 접촉창 형성방법에 대한 많은 개선안이 필요하다. 접촉창의 어스펙트 비(aspect ratio)가 날로 악화되고 있는 현 반도체 장치에서는, 특히 금속 배선의 스텝 커버리지를 개선할 수 있는 접촉창 형성방법에 대한 많은 연구가 필요하다.
접촉창이 형성될 물질층을, 완충 산화막 식각액(Buffered Oxide Etchant; 이하 B.O.E라 칭함)등과 같은 습식 식각액으로 등방성 식각한 후, 순차로 이방성 식각함으로써 접촉창을 형성하는 방법이 제안되었다.
제1도는 종래 방법에 의해 형성된 반도체 장치의 접촉창을 도시한 단면도이다.
도면부호 10은 반도체 기판을, 12는 불순물층을, 14는 게이트 전극을, 16은 비트라인을, 18은 충간절연층을, 20은 감광막 패턴을 그리고 22는 접촉창을 나타낸다.
반도체 기판(10)에 불순물층(12)들이 형성되어 있고, 이들 불순물층 사이에 게이트 전극(14) 및 비트라인(16)들이 형성되어 있다. 층간절연층(18)은 게이트 전극 및 비트라인을 다른 도전층들(도시되지 않음)로 부터 절연시키기 위한 목적으로 형성되어 있다. 접촉창(22)은 상기 층간절연층에 형성되어 불순물층(12)을 노출시킨다.
상기 접촉창(22)은, (1) 층간절연층(18) 상에 불순물층(12)과 대응하는 창을 가지는 감광막 패턴(20)을 형성하는 공정, (2) 상기 감광막 패턴을 식각마스크로 하여, 상기 층간절연층을 B.O.E등과 같은 습식 식각액으로 등방성 식각하는 공정 및 (3) 상기 등방성 식각 공정에 이어 층간절연층을 이방성 식각하는 공정으로 형성된다.
상술한 종래의 접촉창 형성 공정은, 그 실시가 용이하고, 어스펙트비 개선에도 효과가 있어 널리 이용되고 있다. 그러나,
첫째, 금속 배선의 스텝 커버리지 특성을 개선하기 위하여 B.O.E등에 의한 등방성 식각을 과도하게 하면, 수직은 물론 수평방향으로도 많은 양의 층간절연층이 식각되어, 식각마스크로 이용된 감광막 패턴이 떨어져 나갈(감광막 패턴의 리프핑(lifting) 뿐만아니라 하부 도천층이 노출(C부분)된다.
둘째, 과도한 등방성 식각에 의해, 서로 이웃하는 접촉창들 사이에 첨점(A부분)이 형성되는데, 이는, 금속 배선이 끊어지는 원인이 된다.
세째, 접촉창 내에 첨점들 (A 및 B 부분)이 발생하는 금속배선의 스텝 커버리지를 저하시킨다.
네째, 상기한 바와 같은 등방성 식각은 대체로 식각율이 높은 편이기 때문에 접촉창을 원하는 크기로 용이하게 형성하기 어렵다는 단점들이 있다.
본 발명의 목적은 상술한 종래의 문제점들을 해결하는 반도체 장치의 접촉창 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명의 일 실시예에 의한 반도체 장치의 접촉창 형성방법은, 반도체 기판 상에 층간절연층을 형성하는 제1 공정;
접촉창이 형성될 영역을 노출시키는 감광막 패턴을 형성하는 제2 공정;
결과물 전면에 제1 물질막을 형성하는 제3 공정;
상기 제1 물질막을 이방성식각하여 상기 감광막 패턴의 측벽에 스페이서를 형성하는 제4공정;
상기 감광막 패턴을 식각마스크로 한 이방성 식각을 행함으로써 상기 층간절연층에 접촉창을 형성하는 제5공정을 포함하는 것을 특징으로 한다.
상기 제4공정 및 제5공정은 동일한 챔버 내에서 연속적으로 행해지는 것이 바람직하다.
상기 제1공정 이후, 상기 층간절연층을 에치백함으로써 층간절연층의 두께를 낮추는 공정을 더 포함하는 것이 바람직하다.
상기 층간절연층은 그 표면이 평탄한 것이 바람직하다.
상기 층간절연층 및 제1 물질막은, 상기 이방성 식각에 대해, 그 식각율이 유사한 물질로 형성되는 것이 바람직하며, 더욱 바람직하게는, 상기 층간절연층은 BPSG 또는 O3-TEOS로 형성되고, 상기 제1 물질막은 저온층착된 산화막으로 형성된다. 이때, 상기 BPSG는 침적된 후, 800℃∼900℃, 질소 분위기에서 어닐되는 것이 바람직하다.
상기 제1 공정 후, 상기 층간절연층 상에 제2 물질막을 형성하는 공정을 더 포함하는 것이 바람직하다. 이때, 상기 층간절연층, 제1 물질막 및 제2 물질막은, 상기 이방성 식각에 대해, 그 식각율이 유사한 물질로 형성되는 것이 바람직하며, 더욱 바람직하게는, 상기 제2 물질막은 PE-TEOS등과 같은 산화막 또는 실리콘 나이트라이드로 형성되는 것이 바람직하다.
상기 목적을 달성하기 위한, 본 발명의 다른 실시예에 의한 반도체 장치의 접촉창 형성방법은,
반도체 기판 상에 층간절연층을 형성하는 제1공정;
상기 층간절연층 상에 제1물질막을 형성하는 제2공정;
상기 제1물질막 상에 접촉창이 형성될 영역의 상기 제1물질막을 노출시키는 감광막 패턴을 형성하는 제3공정;
상기 감광막 패턴을 식각마스크로 하고, 상기 제1물질막 및 층간절연층을 식각대상물로 한 이방성식각을 행함으로써 접촉창이 형성될 영역의 층간절연층을 표면으로 노출시키는 홈을 형성하는 제4공정;
상기 감광막 패턴을 제거하는 제5공정;
결과물 전면에 제2 물질막을 형성하는 제6공정;
상기 제2물질막을 이방성식각하여 상기 홈의 측벽에 스페이서를 형성하는 제7공정; 및
상기 제1물질막, 스페이서 및 층간절연층을 이방성식각함으로써 접촉창을 형성하는 제8공정을 포함하는 것을 특징으로 한다.
상기 제7공정 및 제8공정은 동일한 챔버 내에서 연속적으로 행해지는 것이 바람직하다.
상기 층간절연층, 제1물질막 및 제2물질막은, 제8공정에서 행해지는 상기 이방성식각에 대해, 유사한 식각을 갖는 물질로 형성되는 것이 바람직하고, 더욱 바람직하게는, 상기 층간절연층은 BPSG 또는 O3-TEOS로 형성되고, 상기 제1물질막 및 제2물질막은 PE-TEOS등과 같은 산화막 또는 실리콘 나이트라이드로 형성된다.
따라서, 본 발명에 의한 접촉창 형성방법에 의하면, 금속 배선의 스텝 커버리지가 개선되고, 감광막 패턴이 쓰러질 가능성이 줄었으며, 하부 도전층의 노출이 억제되고, 접촉창 개구부 크기를 균일하게 조절하는 것이 용이해졌다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다.
[제1실시예]
제2a도 내지 제2d도는 본 발명의 제1 실시예에 의한 반도체 장치의 접촉창 형성방법을 공정 순서대로 설명하기 위해 도시한 단면도들이다.
먼저, 제2a도는 충간절연층(38) 및 감광막 패턴(40)을 형성하는 공정을 도시한다. 이는, 반도체 기판(30)에 불순물층(32)을 형성하는 제1공정, 상기 반도체 기판 상에 층간절연층(38)을 형성하는 제2공정 및 상기 층간절연층 상에 접촉창이 형성될 영역의 상기 층간절연층을 노출시키는 감광막 패턴(40)을 형성하는 제3공정으로 진행된다.
이때, 상기 제1공정 전·후, 게이트 전극(34) 및 비트라인(36)등과 같은 하부 도전층들을 형성하는 공정을 추가할 수 있다.
상기 층간절연층(38)은 그 표면이 평탄하게 형성되도록, 예컨대 화학-물리적 폴리슁(Chemical-Mechanical Polishing)등과 같은 평탄화공정을 거쳐 형성되는 것이 바람직하며, 접촉창의 어스펙트 비를 낮추기 위해, 에치백 공정에 의해 그 두께를 얇게하는 것이 바람직하다.
또한, 상기 층간절연층(38)은 BPSG(Boron Phsophorous Silicate Glass)나 O3-TEOS(Ozon-Tetra Ethy1 Ortho Silicate)등과 같은 산화물질을, 6,000Å-12,000Å 정도의 두께로 침적하여 형성한다. 이때, 상기 BPSG를 사용할 경우, BPSG 침적 후, 700℃∼950℃의 온도에서 어닐 처리를 함으로써 층간절연층의 표면 평탄화를 달성한다.
상기 감광막 패턴(40)은, 예컨데 포토레지스트와 같은 감광물질로 형성된다.
제2b도는 스페이서(43)를 형성하는 공정을 도시한다. 이는, 감광막 패턴(40)이 형성되어 있는 결과를 전면에, 소정의 이방성 식각에 대해, 상기 층간절연층을 형성하는 물질과 그 식각율이 유사한 (즉, 식각선택도가 나쁜)물질을 증착함으로써 제1 물질막을 형성하는 제1 공정, 상기 제1 물질막을 이방성 식각함으로써 상기 감광막 패턴(40) 측벽에 스페이서(42)를 형성하는 제2공정으로 진행된다.
상기 제1물질막은, 예컨대 저온증착이 가능한 산화막으로, 예컨데 1,000Å∼3,000Å 정도의 두께로 형성된다.
제2c도는 접촉창(44)을 형성하는 공정을 도시한다. 이는 상기 감광막 패턴(40)을 식각마스크로 하여, 상기 스페이서(제2b도의 도면부호 42) 및 층간절연층(38)을 이방성 식각하는 공정으로 진행된다.
상기 층간절연층(38) 및 스페이서는, 소정의 이방성 식각에 대해, 그 식각율이 유사한 물질들로 형성되어 있기 때문에 동시에 식각된다.
상기 접촉창(44)은 그 상부가 볼록한 모양 (D로 표시)으로 형성되는데, 이는 스페이서의 모양이 그대로 전사되도록 상기 층간절연층을 식각하였기 때문이다.
제2b도의 스페이서 형성 공정과 제2c도의 접촉창 형성 공정은 동일한 장치 (즉, 챔버) 내에서 순차적으로 진행되어질 수도 있다.
제2d도는 장벽층(46) 및 금속 배선(48)을 형성하는 공정을 도시한다. 이는, 상기 감광막 패턴(제2c도의 도면부호 40)을 제거하는 제1공정, 감광막 패턴이 제거된 결과물 전면에 장벽 금속층(46)을 형성하는 제2공정 및 상기 장벽 금속층 상에 금속 물질을 침적함으로써 금속 배선(48)을 형성하는 제3공정으로 진행된다.
상기 장벽 금속층(46)은, 예컨대 티타늄/티타늄 나이트라이드(Ti/TiN)을, 예컨대 300Å∼1,000Å 정도의 두께로 침적하여 형성되고, 상기 금속 배선(48)은 텅스텐(W) 또는 알루미늄(Al)등과 같은 금속물질을 침적하여 형성된다.
접촉창 상부에 첨점이 형성되어 있지 않기 때문에, 상기 장벽 금속층(46) 및 금속 배선(48)은 끊어짐 또는 스텝 커버리지의 불량을 일으키지 않는다.
따라서, 본 발명의 제1실시예에 의한 반도체 장치의 접촉창 형성방법에 의하면, B.O.E등에 의한 등방성 식각을 행하지 않아도 되기 때문에, 첫째, 과도한 등방성 식각에서 비롯되는 감광막 패턴의 리프팅 및 하부 도전층의 노출이 발생하지 않는다. 둘째, 서로 이웃하는 접촉창들 사이 및 내에 첨점이 형성되지 않으므로, 금속 배선의 끊어짐 및 스텝 커버리지의 저하를 방지한다. 세째, 감광막 패턴에 의해 접촉창의 크기가 조절되므로 원하는 크기대로 용이하게 접촉창을 형성할 수 있다.
[제2실시예]
제3a도 및 제3b도는 본 발명의 제2실시예에 의한 반도체 장치의 접촉창 형성방법을 공정 순서대로 설명하기 위해 도시한 단면도들이다.
층간절연층(38)과 감광막 패턴(40) 사이에, 소정의 이방성 식각에 대해, 상기 층간절연층을 형성하는 물질과 그 식각율이 유사한 물질로 형성된 제2 물질막(50)을 형성하는 공정을 더 추가하는 것이 제1실시예와 다른 점이다.
제1실시예에서 설명한 바와 같은 공정으로 층간절연층(38)까지 형성한 후, 상기 층간절연층 상에 제2물질막(50)을 형성한다. 이어서 감광막 패턴(40)은 제1실시예에서 설명한 바와 같은 공정으로 형성된다.(제3a도).
제1실시예에서 설명한 바와 같은 공정으로 스페이서(제2b도의 도면부호 42)까지 형성한 후, 상기 스페이서, 제2물질막(50) 및 층간절연층(38)을 이방성 식각하여 접촉창으로 형성한다. 이 후의 공정은 제1실시예에서 설명한 바와 같다(제3b도).
층간절연층(38), 제1물질막 및 제2물질막(50)은, 소정의 이방성 식각에 대해, 그 식각율이 유사한 물질들로 형성됨이 바람직하다. 본 실시예에서는, 상기 층간절연층(38) 및 제1 물질막은 상기 제1실시예에서 사용한 물질들을 사용하여 형성하였고, 상기 제2물질막(50)은, 예컨데 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 실시콘 나이트라이드와 같은 절연물질을, 예컨데 1,000Å∼3,000Å 정도의 두께로 침적하여 형성하였다.
제1 및 제2 실시예에서, 감광막 패턴(40) 대신, 소정의 이방성 식각에 대해, 상기 층간절연층(38), 제1 물질막 제2절연막(50)을 형성하는 물질과는 그 식각율이 다른 (즉, 식각선택도 좋은) 물질로 형성된 마스크 패턴을 사용할 수도 있음은 물론이다. 상기 마스크 패턴을, 예컨대 다결정실리콘과 같은 물질을 사용하여 형성할 경우, 제1 물질막은, 저온증착이 가능한 산화막 뿐만이나라 고온 증착되는 산화막으로도 형성될 수 있다.
[제3실시예]
제4a도 및 제4e도는 본 발명의 제3실시예에 의한 반도체 접촉창 형성방법을 공정 순서대로 설명하기 위해 도시한 단면도들이다.
제4a도는 제1물질막(70) 및 감광막 패턴(72)을 형성하는 공정을 도시한다. 이는, 반도체 기판(60)에 불순물층(62)을 형성하는 제1공정, 상기 반도체 기판 상에 층간절연층(68)을 형성하는 제2공정, 상기 층간절연층 상에 제1물질막(70)을 형성하는 제3공정 및 상기 제1물질막 상에 접촉창이 형성될 영역의 상기 층간절연층을 노출시키는 감광막 패턴(72)을 형성하는 제4공정으로 진행된다.
상기 제1물질막(70)은, 소정의 이방성 식각에 대해, 상기 층간절연층(68)을 형성하는 물질과는 그 식각율이 유사한 물질(즉, 식각선택도가 좋지 않은 물질)로 형성된다. 본 실시예에서는, 상기 제1물질막을 형성하는 물질로, 예컨대 산화막 또는 질화막을 사용한다.
상기 층간절연층(68) 및 감광막 패턴(72)은 제1실시예에서 설명한 바와 같은 물질들로 형성된다.
제1실시예에서 행해졌던 층간절연층의 두께 감소를 위한 에치백 공정 및 평탄화 공정은 행하지 않아도 된다.
제4b도는 홈(74)을 형성하는 공정을 도시한다. 이는 상기 감광막 패턴(제4a도의 도면부호 72)을 이용하여 제1물질막(70) 및 층간절연층(68)을 식각함으로써 홈(74)을 형성하는 제1공정 및 상기 감광막 패턴을 제거하는 제2공정으로 진행된다.
상기 홈(74)은 접촉창이 형성될 영역의 층간절연층을 노출시키는 모양으로 형성된다.
제4c도는 스페이서(76)를 형성하는 공정을 도시한다. 이는, 상기 감광막 패턴을 제거하는 제1공정, 홈이 형성되어 있는 결과물 전면에 제2물질막을 형성하는 제2공정 및 상기 제2물질막을 이방성 식각함으로서 상기 홈의 측벽에 스페이서(76)를 형성하는 제3공정으로 진행된다.
상기 제2절연막은, 소정의 이방성 식각에 대해, 상기 제1물질막(70) 및 층간절연층(68)을 형성하는 물질과는 그 식각율이 유사한 물질(즉, 식각선택도가 좋지 않는 물질)로 형성됨이 바람직하다. 본 실시예에서 상기 제2절연막을, 예컨대 산화막 또는 질화막과 같은 절연물질을, 예컨대 1,000Å∼3,000Å 정도의 두께로 침적하여 형성한다.
제4d도는 접촉창(78)을 형성하는 공정을 도시한다. 이는, 상기 제1물질막(제 4c도의 도면부호 70), 스페이서(제4c도의 도면부호 76)및 층간절연층(68)을 이방성 식각하는 공정으로 진행된다.
상기 이방성 식각공정은 반도체 기판(60)이 노출될 때까지 행해진다.
제4c도의 스페이서 형성을 위한 식각 공정과 제4d도의 접촉창 형성을 위한 식각 공정은 동일한 반도체 장치(즉, 챔버) 내에서 순차적으로 행해 질 수도 있다.
제4e도는 장벽 금속층(80) 및 금속 배선(82)을 형성하는 공정을 도시한 것으로서, 이는 상기 제1실시예에서 설명한 바와 같은 공정으로 진행된다.
따라서, 본 발명에 의한 반도체 장치의 접촉창 형성방법에 의하면, B.O.E등에 의한 등방성 식각을 행하지 않아도 되기 때문에, 첫째, 과도한 등방성 식각에서 비롯되는 감광막 패턴의 리프팅 및 하부 도전층의 노출이 발생하지 않는다. 둘째, 서로 이웃하는 접촉창들 사이 및 내에 첨점이 형성되지 않으므로, 금속 배선의 끊어짐 및 스텝 커버리지의 저하를 방지한다. 세째, 감광막 패턴에 의해 접촉창의 크기가 조절되므로 원하는 크기대로 용이하게 접촉창을 형성할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (16)

  1. 반도체 기판 상에 층간절연층을 형성하는 제1공정; 접촉창이 형성될 영역을 노출시키는 감광막 패턴을 형성하는 제2공정; 결과물 전면에 제1물질막을 형성하는 제3공정; 상기 제1물질막을 이방성식각하여 상기 감광막 패턴의 측벽에 스페이서를 형성하는 제4공정; 상기 감광막 패턴을 식각마스크로 한 이방성 식각을 행함으로써 상기 층간절연층에 접촉창을 형성하는 제5공정을 포함하는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  2. 제1항에 있어서, 상기 제4공정 및 제5공정은 동일한 챔버내에서 연속적으로 행해지는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  3. 제1항에 있어서, 상기 제1공정 이후, 상기 층간절연층을 에치백함으로써 층간절연층의 두께를 낮추는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  4. 제1항에 있어서. 상기 층간절연층은 그 표면이 평탄한 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  5. 제1항에 있어서, 상기 층간절연층 및 제1물질막은, 상기 이방성 식각에 대해, 그 식각율이 유사한 물질로 형성되는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  6. 제5항에 있어서, 상기 층간절연층은 BPSG 또는 O3-TEOS로 형성되는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  7. 제6항에 있어서, 상기 BPSG는 침적된 후, 800℃∼900℃, 질소 분위기에서 어닐되는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  8. 제5항에 있어서, 상기 제1물질막은 저온증착된 산화막으로 형성되는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  9. 제1항에 있어서, 상기 제1공정 후, 상기 층간절연층 상에 제2물질막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  10. 제9항에 있어서, 상기 층간절연층, 제1물질막 및 제2물질막은, 상기 이방성 식각에 대해, 그 식각율이 유사한 물질로 형성되는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  11. 제10항에 있어서, 상기 제2물질막은 PE-TEOS등과 같은 산화막 또는 실리콘 나이트라이드로 형성되는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  12. 반도체 기판 상에 층간절연층을 형성하는 제1공정; 상기 층간절연층 상에 제1물질막을 형성하는 제2공정; 상기 제1물질막 상에 접촉창이 형성될 영역의 상기 제1물질막을 노출시키는 감광막 패턴을 형성하는 제3공정; 상기 감광막 패턴을 식각마스크로 하고, 상기 제1물질막 및 층간절연층을 식각대상물로 한 이방성식각을 행함으로써 접촉창이 형성될 영역의 층간절연층을 표면으로 노출시키는 홈을 형성하는 제4공정 ; 상기 감광막 패턴을 제거하는 제5공정; 결과물 전면에 제2물질막을 형성하는 제6공정; 상기 제2물질막을 이방성식각하여 상기 홈의 측벽에 스페이서를 형성하는 제7공정; 및 상기 제1물질막, 스페이서 및 층간절연층을 이방성식각함으로써 접촉창을 형성하는 제8공정을 포함하는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  13. 제12항에 있어서, 상기 제7공정 및 제8공정은 동일한 챔버내에서 연속적으로 행해지는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  14. 제12항에 있어서, 상기 층간절연층, 제1물질막 및 제2물질막은, 제8공정에서 행해지는 상기 이방성식각에 대해, 유사한 식각율을 갖는 물질로 형성되는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  15. 제14항에 있어서, 상기 층간절연층은 BPSG 또는 O3-TEOS로 형성되는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
  16. 제14항에 있어서, 상기 제1물질막 및 제2물질막은 PE-TEOS과 같은 산화막 또는 실리콘 나이트라이드로 형성되는 것을 특징으로 하는 반도체 장치의 접촉창 형성방법.
KR1019950013075A 1995-05-24 1995-05-24 반도체 장치의 접촉창 형성방법 KR0151048B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950013075A KR0151048B1 (ko) 1995-05-24 1995-05-24 반도체 장치의 접촉창 형성방법
JP8116078A JPH08330428A (ja) 1995-05-24 1996-05-10 半導体装置のコンタクトホールの形成方法
US08/652,235 US5714038A (en) 1995-05-24 1996-05-23 Method for forming contact hole of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950013075A KR0151048B1 (ko) 1995-05-24 1995-05-24 반도체 장치의 접촉창 형성방법

Publications (2)

Publication Number Publication Date
KR960042960A KR960042960A (ko) 1996-12-21
KR0151048B1 true KR0151048B1 (ko) 1998-12-01

Family

ID=19415277

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950013075A KR0151048B1 (ko) 1995-05-24 1995-05-24 반도체 장치의 접촉창 형성방법

Country Status (3)

Country Link
US (1) US5714038A (ko)
JP (1) JPH08330428A (ko)
KR (1) KR0151048B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10172969A (ja) * 1996-12-06 1998-06-26 Nec Corp 半導体装置の製造方法
US6623579B1 (en) * 1999-11-02 2003-09-23 Alien Technology Corporation Methods and apparatus for fluidic self assembly
US6479395B1 (en) * 1999-11-02 2002-11-12 Alien Technology Corporation Methods for forming openings in a substrate and apparatuses with these openings and methods for creating assemblies with openings
US6660456B2 (en) 2001-06-27 2003-12-09 International Business Machines Corporation Technique for the size reduction of vias and other images in semiconductor chips
US7452748B1 (en) 2004-11-08 2008-11-18 Alien Technology Corporation Strap assembly comprising functional block deposited therein and method of making same
DE102009023251B4 (de) * 2009-05-29 2011-02-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Kontaktelements mit großem Aspektverhältnis und mit einer günstigeren Form in einem Halbleiterbauelement zur Verbesserung der Abscheidung einer Beschichtung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
IT1225631B (it) * 1988-11-16 1990-11-22 Sgs Thomson Microelectronics Rastremazione di fori attraverso strati dielettrici per formare contatti in dispositivi integrati.
JPH06112151A (ja) * 1992-09-30 1994-04-22 Seiko Instr Inc 半導体装置およびその製造方法
US5409743A (en) * 1993-05-14 1995-04-25 International Business Machines Corporation PECVD process for forming BPSG with low flow temperature
US5567270A (en) * 1995-10-16 1996-10-22 Winbond Electronics Corp. Process of forming contacts and vias having tapered sidewall

Also Published As

Publication number Publication date
JPH08330428A (ja) 1996-12-13
KR960042960A (ko) 1996-12-21
US5714038A (en) 1998-02-03

Similar Documents

Publication Publication Date Title
US6410984B1 (en) Conductive structure in an integrated circuit
US6136700A (en) Method for enhancing the performance of a contact
JPH07221194A (ja) 集積回路及びその製造方法
US7358568B2 (en) Low resistance semiconductor process and structures
JPH0775235B2 (ja) シリコンウエハ内に貫通導体を形成する為の平担化方法
US6287957B1 (en) Self-aligned contact process
KR20010004598A (ko) 반도체 소자의 게이트 형성방법
KR0151048B1 (ko) 반도체 장치의 접촉창 형성방법
JPH04229625A (ja) 半導体装置の製造方法
KR100252039B1 (ko) 자기정렬 콘택홀 형성방법
US20020025673A1 (en) Method for forming gate by using Co-silicide
JPH0964313A (ja) 半導体装置の配線方法
US6133151A (en) HDP-CVD method for spacer formation
KR100412137B1 (ko) 반도체 소자의 게이트 스페이서 형성방법
KR100259169B1 (ko) 반도체 소자 및 그의 제조방법
KR100235960B1 (ko) 반도체소자의 도전 라인 형성방법
KR20010058980A (ko) 반도체 소자의 캐패시터 제조 방법
KR20030067379A (ko) 반도체 소자의 층간 절연막 평탄화 방법
KR100456260B1 (ko) 반도체소자의게이트전극형성방법
JP2002124514A (ja) 半導体装置の製造方法および半導体装置
KR100265828B1 (ko) 반도체소자 제조방법
KR19990026458A (ko) 자기 정렬 컨택 방법
KR20020051296A (ko) 폴리실리콘 슬러리를 이용한 폴리실리콘 플러그 형성방법
KR19990032597A (ko) 반도체장치의 배선형성방법
KR20050000891A (ko) 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120531

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee