JP2002124514A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims description 73
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 13
- 239000001257 hydrogen Substances 0.000 claims abstract description 13
- 239000012299 nitrogen atmosphere Substances 0.000 claims abstract description 10
- 239000011521 glass Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 28
- 238000010306 acid treatment Methods 0.000 abstract description 8
- 238000009413 insulation Methods 0.000 abstract 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 6
- 238000010304 firing Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000001354 calcination Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
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Abstract
(57)【要約】
【課題】 ゲート電極間に埋め込まれたＳＯＧを緻密化
させ、コンタクト電極形成の前処理であるフッ酸系のウ
エット耐性を向上させ、かつゲート電極間の絶縁膜をボ
イドが無い状態で形成させ、良好なコンタクト形状及び
良好なコンタクト抵抗特性を得る。 【解決手段】 ゲート電極間を埋め込む層間絶縁膜とし
て、水素を多量に含むＳＯＧ(Spin-on Glass)を塗布す
る工程と、窒素雰囲気中で第１の温度にて第１の焼成を
行う工程と、コンタクトホールを形成する工程と、該コ
ンタクトホール形成後に、窒素雰囲気中もしくは希釈ス
チーム中で前記第１の温度よりも高温である第２の温度
にて第２の焼成を行う工程と、を含む。
させ、コンタクト電極形成の前処理であるフッ酸系のウ
エット耐性を向上させ、かつゲート電極間の絶縁膜をボ
イドが無い状態で形成させ、良好なコンタクト形状及び
良好なコンタクト抵抗特性を得る。 【解決手段】 ゲート電極間を埋め込む層間絶縁膜とし
て、水素を多量に含むＳＯＧ(Spin-on Glass)を塗布す
る工程と、窒素雰囲気中で第１の温度にて第１の焼成を
行う工程と、コンタクトホールを形成する工程と、該コ
ンタクトホール形成後に、窒素雰囲気中もしくは希釈ス
チーム中で前記第１の温度よりも高温である第２の温度
にて第２の焼成を行う工程と、を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置に関し、特に、ゲート電極間を埋
め込む層間絶縁膜として、水素を多量に含むＳＯＧ(Spi
n-on Glass)を塗布した半導体装置の製造方法および半
導体装置に関する。
方法および半導体装置に関し、特に、ゲート電極間を埋
め込む層間絶縁膜として、水素を多量に含むＳＯＧ(Spi
n-on Glass)を塗布した半導体装置の製造方法および半
導体装置に関する。
【従来の技術】近年、ＩＣの高集積化が進みゲート電極
間が狭くなってきている。特にＤＲＡＭにおいてはセル
フアラインコンタクト（ＳＡＣ）構造をとり、ゲート電
極をＳｉＮ膜で覆っているため、ゲート電極間のアスペ
クト比がさらに大きくなる。このため、従来のような、
ＢＰＳＧ（リンとボロンを含んだ酸化膜）等の酸化膜を
化学気層成長法（ＣＶＤ法）によって成膜させた絶縁膜
では、この膜中にボイドができてしまうため、ゲート電
極間に絶縁膜を埋め込むことが難しくなりつつある。
間が狭くなってきている。特にＤＲＡＭにおいてはセル
フアラインコンタクト（ＳＡＣ）構造をとり、ゲート電
極をＳｉＮ膜で覆っているため、ゲート電極間のアスペ
クト比がさらに大きくなる。このため、従来のような、
ＢＰＳＧ（リンとボロンを含んだ酸化膜）等の酸化膜を
化学気層成長法（ＣＶＤ法）によって成膜させた絶縁膜
では、この膜中にボイドができてしまうため、ゲート電
極間に絶縁膜を埋め込むことが難しくなりつつある。
【０００２】このような狭いゲート電極間に対し、ボイ
ドが無い状態で絶縁膜を埋め込むことができる方法とし
ては、平坦化塗布膜であるＳＯＧ(Spin-on Glass)を用
いて、埋め込む方法があげられる。例えば、特開平６−
９７３０２号公報に開示された低粘性ＳＯＧを塗布する
方法などがある。
ドが無い状態で絶縁膜を埋め込むことができる方法とし
ては、平坦化塗布膜であるＳＯＧ(Spin-on Glass)を用
いて、埋め込む方法があげられる。例えば、特開平６−
９７３０２号公報に開示された低粘性ＳＯＧを塗布する
方法などがある。
【０００３】
【発明が解決しようとする課題】しかし、ＳＯＧは埋め
込み性は良好だが、ウエットエッチングレートが速い等
の性質があるため、従来のＢＰＳＧ等のＣＶＤ膜と比べ
膜質が劣る。また、ＳＯＧ膜の特性として、凹部に埋め
込まれた部分は十分な収縮ができず、他の平坦な部分に
比べ疎な膜質となってしまう。すなわち、ゲート電極間
の埋め込み絶縁膜としてＳＯＧを用いた場合、ゲート電
極間のみが疎な膜質となってしまう。このため、コンタ
クトホール形成後におけるプラグ電極形成の前処理であ
る希釈フッ酸処理により、ゲート電極間のＳＯＧのみが
エッチングされてしまい、この状態でプラグ電極を形成
するとショートしてしまうという問題点があった。
込み性は良好だが、ウエットエッチングレートが速い等
の性質があるため、従来のＢＰＳＧ等のＣＶＤ膜と比べ
膜質が劣る。また、ＳＯＧ膜の特性として、凹部に埋め
込まれた部分は十分な収縮ができず、他の平坦な部分に
比べ疎な膜質となってしまう。すなわち、ゲート電極間
の埋め込み絶縁膜としてＳＯＧを用いた場合、ゲート電
極間のみが疎な膜質となってしまう。このため、コンタ
クトホール形成後におけるプラグ電極形成の前処理であ
る希釈フッ酸処理により、ゲート電極間のＳＯＧのみが
エッチングされてしまい、この状態でプラグ電極を形成
するとショートしてしまうという問題点があった。
【０００４】本発明は、上記の問題点に鑑みて成された
ものであり、ゲート電極間に埋め込まれたＳＯＧを緻密
化させ、コンタクト電極形成の前処理であるフッ酸系の
ウエット耐性を向上させ、かつゲート電極間の絶縁膜を
ボイドが無い状態で形成させ、良好なコンタクト形状及
び良好なコンタクト抵抗特性を得ることができる半導体
装置の製造方法および半導体装置を提供することを目的
とする。
ものであり、ゲート電極間に埋め込まれたＳＯＧを緻密
化させ、コンタクト電極形成の前処理であるフッ酸系の
ウエット耐性を向上させ、かつゲート電極間の絶縁膜を
ボイドが無い状態で形成させ、良好なコンタクト形状及
び良好なコンタクト抵抗特性を得ることができる半導体
装置の製造方法および半導体装置を提供することを目的
とする。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る半導体装置の製造方法は、ゲート電
極間を埋め込む層間絶縁膜として、水素を多量に含むＳ
ＯＧ(Spin-on Glass)を塗布する工程と、窒素雰囲気中
で第１の温度にて第１の焼成を行う工程と、コンタクト
ホールを形成する工程と、該コンタクトホール形成後
に、窒素雰囲気中もしくは希釈スチーム中で前記第１の
温度よりも高温である第２の温度にて第２の焼成を行う
工程と、を含むことで、ゲート電極間に埋め込まれたＳ
ＯＧを緻密化させ、コンタクト電極形成の前処理である
フッ酸系のウエット耐性を向上させることができる（請
求項１）。
めに、本発明に係る半導体装置の製造方法は、ゲート電
極間を埋め込む層間絶縁膜として、水素を多量に含むＳ
ＯＧ(Spin-on Glass)を塗布する工程と、窒素雰囲気中
で第１の温度にて第１の焼成を行う工程と、コンタクト
ホールを形成する工程と、該コンタクトホール形成後
に、窒素雰囲気中もしくは希釈スチーム中で前記第１の
温度よりも高温である第２の温度にて第２の焼成を行う
工程と、を含むことで、ゲート電極間に埋め込まれたＳ
ＯＧを緻密化させ、コンタクト電極形成の前処理である
フッ酸系のウエット耐性を向上させることができる（請
求項１）。
【０００６】また、前記水素を多量に含むＳＯＧ(Spin-
on Glass)を塗布する工程の前に、ゲート電極上に絶縁
膜を成膜する工程を含むことで、ゲート電極間が狭くな
ってきている近年の高集積化に対応した薄い絶縁膜を形
成できる（請求項２）。
on Glass)を塗布する工程の前に、ゲート電極上に絶縁
膜を成膜する工程を含むことで、ゲート電極間が狭くな
ってきている近年の高集積化に対応した薄い絶縁膜を形
成できる（請求項２）。
【０００７】また、前記コンタクトホールを形成する工
程は、化学気層成長法（ＣＶＤ法）により酸化膜を成膜
し、化学的機械的研磨法（ＣＭＰ法）により該酸化膜を
研磨し、前記絶縁膜と酸化膜の選択比が、所定の選択比
となる条件のドライエッチング法によりコンタクトホー
ルを形成することで、良好なコンタクト形状及び良好な
コンタクト抵抗特性を得ることができる（請求項３）。
程は、化学気層成長法（ＣＶＤ法）により酸化膜を成膜
し、化学的機械的研磨法（ＣＭＰ法）により該酸化膜を
研磨し、前記絶縁膜と酸化膜の選択比が、所定の選択比
となる条件のドライエッチング法によりコンタクトホー
ルを形成することで、良好なコンタクト形状及び良好な
コンタクト抵抗特性を得ることができる（請求項３）。
【０００８】また、前記第２の焼成を行う工程の後、コ
ンタクト底の絶縁膜を取り除く工程と、コンタクト抵抗
を低抵抗化させるためのイオン注入を行う工程と、コン
タクト底部のシリコン基板上の自然酸化膜を除去する工
程と、プラグ電極を形成する工程と、を含むことで、良
好なコンタクト形状及び良好なコンタクト抵抗特性を得
ることができるプラグ電極を形成できる（請求項４）
ンタクト底の絶縁膜を取り除く工程と、コンタクト抵抗
を低抵抗化させるためのイオン注入を行う工程と、コン
タクト底部のシリコン基板上の自然酸化膜を除去する工
程と、プラグ電極を形成する工程と、を含むことで、良
好なコンタクト形状及び良好なコンタクト抵抗特性を得
ることができるプラグ電極を形成できる（請求項４）
【０００９】また、前記第２の焼成を行う工程の後、第
２の絶縁膜を、熱ＣＶＤ法もしくはプラズマＣＶＤ法に
より成膜させる工程と、ドライエッチング法によりエッ
チバックを行い、第２の絶縁膜によるサイドウォールを
形成させる工程と、コンタクト抵抗を低抵抗化させるた
めのイオン注入を行う工程と、コンタクト底部のシリコ
ン基板上の自然酸化膜を除去する工程と、プラグ電極を
形成する工程と、を含むことで、サイドウォールを形成
させることができ、さらに良好なコンタクト形状を得る
ことができる（請求項５）
２の絶縁膜を、熱ＣＶＤ法もしくはプラズマＣＶＤ法に
より成膜させる工程と、ドライエッチング法によりエッ
チバックを行い、第２の絶縁膜によるサイドウォールを
形成させる工程と、コンタクト抵抗を低抵抗化させるた
めのイオン注入を行う工程と、コンタクト底部のシリコ
ン基板上の自然酸化膜を除去する工程と、プラグ電極を
形成する工程と、を含むことで、サイドウォールを形成
させることができ、さらに良好なコンタクト形状を得る
ことができる（請求項５）
【００１０】さらに、前記第２の絶縁膜は、１００Å〜
１０００Å程度の膜厚に成膜させること（請求項６）、
また、前記第２の絶縁膜は、ＳｉＮ膜であること（請求
項７）、もしくは、前記第２の絶縁膜は、ＳｉＯ２膜で
あること（請求項８）、によって、良好なコンタクト形
状を得るサイドウォールに適した絶縁膜にすることがで
きる。
１０００Å程度の膜厚に成膜させること（請求項６）、
また、前記第２の絶縁膜は、ＳｉＮ膜であること（請求
項７）、もしくは、前記第２の絶縁膜は、ＳｉＯ２膜で
あること（請求項８）、によって、良好なコンタクト形
状を得るサイドウォールに適した絶縁膜にすることがで
きる。
【００１１】また、前記第１の温度が３００〜４００℃
程度で、焼成時の収縮率は１〜３％程度と極めて小さ
く、塗布面の形状に関わらず膜質に差は出にくく、か
つ、前記第２の温度が７００〜８００℃程度であること
で、この焼成により膜中の水素がほとんど離脱し無くな
り、従来のＳＯＧ同様に２０％程度の収縮が起こるの
で、緻密な膜ができ、希釈フッ酸によるウエットエッチ
レートが遅くなる（請求項９）。
程度で、焼成時の収縮率は１〜３％程度と極めて小さ
く、塗布面の形状に関わらず膜質に差は出にくく、か
つ、前記第２の温度が７００〜８００℃程度であること
で、この焼成により膜中の水素がほとんど離脱し無くな
り、従来のＳＯＧ同様に２０％程度の収縮が起こるの
で、緻密な膜ができ、希釈フッ酸によるウエットエッチ
レートが遅くなる（請求項９）。
【００１２】また、前記絶縁膜は、ＳｉＮ膜である（請
求項１０）。
求項１０）。
【００１３】本発明に係る半導体装置は、シリコン基板
上にゲート電極が形成された半導体装置において、水素
を多量に含むＳＯＧ(Spin-on Glass)を塗布することに
より、前記ゲート電極間を埋め込む層間絶縁膜が形成さ
れてなることを特徴とする（請求項１１）。
上にゲート電極が形成された半導体装置において、水素
を多量に含むＳＯＧ(Spin-on Glass)を塗布することに
より、前記ゲート電極間を埋め込む層間絶縁膜が形成さ
れてなることを特徴とする（請求項１１）。
【００１４】また、前記ゲート電極と前記層間絶縁膜と
の間に、前記ゲート電極を覆うように絶縁膜が形成され
てなることを特徴とする（請求項１２）。
の間に、前記ゲート電極を覆うように絶縁膜が形成され
てなることを特徴とする（請求項１２）。
【００１５】また、前記層間絶縁膜上に酸化膜が形成さ
れ、前記ゲート電極間にコンタクトが形成され、該コン
タクトの中に前記基板と電気的に接続されたプラグ電極
が形成されてなることを特徴とする（請求項１３）。
れ、前記ゲート電極間にコンタクトが形成され、該コン
タクトの中に前記基板と電気的に接続されたプラグ電極
が形成されてなることを特徴とする（請求項１３）。
【００１６】また、前記コンタクトに第２の絶縁膜から
なるサイドウォールが形成されてなることを特徴とする
（請求項１４）。
なるサイドウォールが形成されてなることを特徴とする
（請求項１４）。
【００１７】さらに、前記第２の絶縁膜は、１００Å〜
１０００Å程度の膜厚であること（請求項１５）、ま
た、前記第２の絶縁膜は、ＳｉＮ膜であること（請求項
１６）、もしくは、前記第２の絶縁膜は、ＳｉＯ2膜で
あること（請求項１７）、を特徴とする。
１０００Å程度の膜厚であること（請求項１５）、ま
た、前記第２の絶縁膜は、ＳｉＮ膜であること（請求項
１６）、もしくは、前記第２の絶縁膜は、ＳｉＯ2膜で
あること（請求項１７）、を特徴とする。
【００１８】また、前記絶縁膜は、ＳｉＮ膜であること
を特徴とする（請求項１８）、
を特徴とする（請求項１８）、
【００１９】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法および半導体装置について、実施の形態を挙
げ、図面を参照して詳細に説明する。
製造方法および半導体装置について、実施の形態を挙
げ、図面を参照して詳細に説明する。
【００２０】（第１の実施の形態）図１は、第１の実施
の形態に係る半導体装置の製造方法の工程（ａ）〜
（ｃ）を説明する半導体装置の概略断面図である。図２
は、第１の実施の形態に係る半導体装置の製造方法の工
程（ｄ）〜（ｆ）を説明する半導体装置の概略断面図で
ある。まず、図１の（ａ）に示すように、シリコン基板
１上に予め設けられたゲート電極２上にブランケット状
に絶縁膜であるＳｉＮ膜３を成膜する。
の形態に係る半導体装置の製造方法の工程（ａ）〜
（ｃ）を説明する半導体装置の概略断面図である。図２
は、第１の実施の形態に係る半導体装置の製造方法の工
程（ｄ）〜（ｆ）を説明する半導体装置の概略断面図で
ある。まず、図１の（ａ）に示すように、シリコン基板
１上に予め設けられたゲート電極２上にブランケット状
に絶縁膜であるＳｉＮ膜３を成膜する。
【００２１】次に、図１の（ｂ）に示すように、に水素
を多量に含むＨＳＱ（Hydrogen Silsesquioxane）タイ
プのＳＯＧ４を３０００〜４０００Å程度塗布し、第１
の焼成をする。具体的には例えば、この第１の焼成にお
ける温度条件（第１の温度）は３００〜４００℃で、窒
素雰囲気で行う。
を多量に含むＨＳＱ（Hydrogen Silsesquioxane）タイ
プのＳＯＧ４を３０００〜４０００Å程度塗布し、第１
の焼成をする。具体的には例えば、この第１の焼成にお
ける温度条件（第１の温度）は３００〜４００℃で、窒
素雰囲気で行う。
【００２２】次に、図１の（ｃ）に示すように、グロー
バルに平坦化するため、ＣＶＤ法により酸化膜５を成膜
して、この酸化膜５に対して化学的機械的研磨法（ＣＭ
Ｐ法：Chemical Mechnical Polishing）を行う。具体的
には例えば、プラズマＣＶＤ法にて酸化膜５を８０００
Å程度で成膜し、この酸化膜５の凸部において５０００
Å程度研磨されるようにＣＭＰ法を行う。
バルに平坦化するため、ＣＶＤ法により酸化膜５を成膜
して、この酸化膜５に対して化学的機械的研磨法（ＣＭ
Ｐ法：Chemical Mechnical Polishing）を行う。具体的
には例えば、プラズマＣＶＤ法にて酸化膜５を８０００
Å程度で成膜し、この酸化膜５の凸部において５０００
Å程度研磨されるようにＣＭＰ法を行う。
【００２３】次に、図１の（ｄ）に示すように、リソグ
ラフィー技術によりコンタクトホールのパターニングを
行い、ＳｉＮ膜３と酸化膜５の選択比が、所定の選択比
となる条件のドライエッチング法により、コンタクトホ
ール６（セルフアラインコンタクト：ＳＡＣ）を形成す
る。このコンタクトホール形成後に、コンタクトホール
側壁にＳＯＧ４が露出している状態で第２の焼成を行
う。この第２の焼成における温度条件（第２の温度）は
７００〜８００℃で、窒素または希釈スチーム雰囲気で
行う。
ラフィー技術によりコンタクトホールのパターニングを
行い、ＳｉＮ膜３と酸化膜５の選択比が、所定の選択比
となる条件のドライエッチング法により、コンタクトホ
ール６（セルフアラインコンタクト：ＳＡＣ）を形成す
る。このコンタクトホール形成後に、コンタクトホール
側壁にＳＯＧ４が露出している状態で第２の焼成を行
う。この第２の焼成における温度条件（第２の温度）は
７００〜８００℃で、窒素または希釈スチーム雰囲気で
行う。
【００２４】次に、図２の（ｅ）に示すように、コンタ
クトホール６の底部のＳｉＮ膜３を取り除くためドライ
エッチング法にてエッチバックを行う。
クトホール６の底部のＳｉＮ膜３を取り除くためドライ
エッチング法にてエッチバックを行う。
【００２５】次に、コンタクト抵抗を低抵抗化させるた
めのイオン注入を行う。そして、コンタクトホール６の
底部のシリコン基板１上の自然酸化膜を除去するために
希釈されたフッ酸処理を行い、その後、ポリシリコンを
熱ＣＶＤ法にて成膜し、エッチバックすることでプラグ
電極７を形成することにより、図２の（ｆ）に示すよう
な本実施の形態に係る半導体装置が形成される。
めのイオン注入を行う。そして、コンタクトホール６の
底部のシリコン基板１上の自然酸化膜を除去するために
希釈されたフッ酸処理を行い、その後、ポリシリコンを
熱ＣＶＤ法にて成膜し、エッチバックすることでプラグ
電極７を形成することにより、図２の（ｆ）に示すよう
な本実施の形態に係る半導体装置が形成される。
【００２６】さらに、本実施の形態に係る半導体装置に
ついて詳しく説明をする。図３は、コンタクトホール形
成後（図２の（ｅ）の工程）の本実施の形態に係る半導
体装置の概略図であり、（ａ）は概略平面図、（ｂ）は
そのＢ−Ｂ線の概略断面図（図２の（ｅ）と同じ図）、
（ｃ）はＡ−Ａ線の概略断面図である。本実施の形態に
係る半導体装置は、前述の図１の（ａ）の様に、ゲート
電極の間隔が狭くなってくるとＣＶＤ法にて絶縁膜をボ
イドが無い状態で埋め込むことは難しくなるので、埋め
込み特性に非常に優れている塗布膜であるＳＯＧを用い
てボイドが無い状態で埋め込み絶縁膜を形成するもので
ある。
ついて詳しく説明をする。図３は、コンタクトホール形
成後（図２の（ｅ）の工程）の本実施の形態に係る半導
体装置の概略図であり、（ａ）は概略平面図、（ｂ）は
そのＢ−Ｂ線の概略断面図（図２の（ｅ）と同じ図）、
（ｃ）はＡ−Ａ線の概略断面図である。本実施の形態に
係る半導体装置は、前述の図１の（ａ）の様に、ゲート
電極の間隔が狭くなってくるとＣＶＤ法にて絶縁膜をボ
イドが無い状態で埋め込むことは難しくなるので、埋め
込み特性に非常に優れている塗布膜であるＳＯＧを用い
てボイドが無い状態で埋め込み絶縁膜を形成するもので
ある。
【００２７】一般的にＳＯＧ膜は塗布後に焼成を行い緻
密な膜を形成させるが、焼成時に少なからずＳＯＧは収
縮する。従来よく使われているＳＯＧでは４００℃の焼
成で１０〜２０％程度収縮する。そして、ＳＯＧ塗布面
が溝の様な凹部と凹凸のない平坦部とでは収縮できる体
積が異なり、膜質も異なる。すなわち、凹凸のない平坦
部ではＳＯＧは十分な収縮ができ緻密な膜質となるが、
溝の様な凹部では十分な収縮ができず疎な膜質となり、
溝の幅が狭くなるほど収縮されにくくなり、疎な膜質と
なってしまう。
密な膜を形成させるが、焼成時に少なからずＳＯＧは収
縮する。従来よく使われているＳＯＧでは４００℃の焼
成で１０〜２０％程度収縮する。そして、ＳＯＧ塗布面
が溝の様な凹部と凹凸のない平坦部とでは収縮できる体
積が異なり、膜質も異なる。すなわち、凹凸のない平坦
部ではＳＯＧは十分な収縮ができ緻密な膜質となるが、
溝の様な凹部では十分な収縮ができず疎な膜質となり、
溝の幅が狭くなるほど収縮されにくくなり、疎な膜質と
なってしまう。
【００２８】一方、水素を多量に含むＨＳＱタイプのＳ
ＯＧは４００℃程度の熱処理では収縮率は１〜３％程度
で極めて小さく、塗布面の形状に関わらず膜質に差は出
にくい。膜収縮が極めて小さいのは膜中に多くの水素が
残っているためである。ただし、収縮しない反面その膜
質は疎であり、希釈フッ酸によるウエットエッチングレ
ートはＣＶＤ法による酸化膜と比べて非常に大きい。ま
た、ＨＳＱタイプのＳＯＧを７００〜８００℃程度の高
温で焼成すると膜中の水素はほとんど離脱し、無くなっ
てしまうため、従来のＳＯＧ同様に２０％程度の収縮が
起こる。
ＯＧは４００℃程度の熱処理では収縮率は１〜３％程度
で極めて小さく、塗布面の形状に関わらず膜質に差は出
にくい。膜収縮が極めて小さいのは膜中に多くの水素が
残っているためである。ただし、収縮しない反面その膜
質は疎であり、希釈フッ酸によるウエットエッチングレ
ートはＣＶＤ法による酸化膜と比べて非常に大きい。ま
た、ＨＳＱタイプのＳＯＧを７００〜８００℃程度の高
温で焼成すると膜中の水素はほとんど離脱し、無くなっ
てしまうため、従来のＳＯＧ同様に２０％程度の収縮が
起こる。
【００２９】次に、コンタクトホール形成後（図３の
（ｃ））の希釈フッ酸処理における本実施の形態と従来
の半導体装置（通常のＳＯＧを用いた場合）の比較につ
いて説明する。図４は、コンタクトホール形成後の希釈
フッ酸処理を説明する概略断面図であり、（ａ）は従来
の半導体装置（通常のＳＯＧを用いた場合）、（ｂ）は
本実施の形態に係る半導体装置である。
（ｃ））の希釈フッ酸処理における本実施の形態と従来
の半導体装置（通常のＳＯＧを用いた場合）の比較につ
いて説明する。図４は、コンタクトホール形成後の希釈
フッ酸処理を説明する概略断面図であり、（ａ）は従来
の半導体装置（通常のＳＯＧを用いた場合）、（ｂ）は
本実施の形態に係る半導体装置である。
【００３０】従来の半導体装置のように、ゲート電極間
を埋め込む層間絶縁膜として、通常のＳＯＧを用いた場
合には、コンタクトホール形成後（図３の（ｃ））の希
釈フッ酸処理により、図４の（ａ）に示すように、溝形
状の凹部のＳＯＧ４のみが溶けてしまう。これは前述し
た様に凹部のＳＯＧ４が十分に収縮できず、膜質が疎に
なってしまうことに起因している。この状態でポリシリ
コンのプラグ電極を形成するとショートしてしまう。
を埋め込む層間絶縁膜として、通常のＳＯＧを用いた場
合には、コンタクトホール形成後（図３の（ｃ））の希
釈フッ酸処理により、図４の（ａ）に示すように、溝形
状の凹部のＳＯＧ４のみが溶けてしまう。これは前述し
た様に凹部のＳＯＧ４が十分に収縮できず、膜質が疎に
なってしまうことに起因している。この状態でポリシリ
コンのプラグ電極を形成するとショートしてしまう。
【００３１】本実施の形態は、この様な不具合をなくす
ため、水素を多量に含むＨＳＱタイプのＳＯＧを用い、
塗布直後の焼成をほとんど収縮しない３００〜４００℃
程度の焼成を行い、コンタクトホールを形成してから７
００〜８００℃程度の高温の焼成を行うものである。
ため、水素を多量に含むＨＳＱタイプのＳＯＧを用い、
塗布直後の焼成をほとんど収縮しない３００〜４００℃
程度の焼成を行い、コンタクトホールを形成してから７
００〜８００℃程度の高温の焼成を行うものである。
【００３２】コンタクトホール形成によりＳＯＧ４は空
間的に自由な箇所ができ、高温の焼成により収縮ができ
やすく、コンタクトホール６は収縮のため、図４の
（ｂ）のように弓なり気味の形状となる。この収縮によ
り緻密な膜ができ、希釈フッ酸によるウエットエッチレ
ートは遅くなる。また、７００〜８００℃の焼成時の雰
囲気は窒素雰囲気中でも構わないが、希釈スチーム中の
方が酸化が進みより緻密な膜質となる。
間的に自由な箇所ができ、高温の焼成により収縮ができ
やすく、コンタクトホール６は収縮のため、図４の
（ｂ）のように弓なり気味の形状となる。この収縮によ
り緻密な膜ができ、希釈フッ酸によるウエットエッチレ
ートは遅くなる。また、７００〜８００℃の焼成時の雰
囲気は窒素雰囲気中でも構わないが、希釈スチーム中の
方が酸化が進みより緻密な膜質となる。
【００３３】（第２の実施の形態）図５は、第２の実施
の形態に係る半導体装置の製造方法の工程（ａ）〜
（ｃ）を説明する半導体装置の概略断面図である。図６
は、第２の実施の形態に係る半導体装置の製造方法の工
程（ｄ）〜（ｅ）を説明する半導体装置の概略断面図で
ある。まず、第１の実施の形態と同様にして、コンタク
トホール形成（図２の（ｅ））の工程までを行う。この
時の状態を図３の（ｃ）と同様に、ゲート電極に平行な
方向の断面を図５の（ａ）に示す。この形成後に、第１
の実施の形態と同様に、第２の焼成を温度７００〜８０
０℃、窒素または希釈スチーム雰囲気で行うことによ
り、ゲート電極間に埋め込まれたＳＯＧを緻密化させる
が、図５の（ｂ）に示すようにＳＯＧを収縮させるの
で、コンタクトホール形状は弓なり気味の形状となる。
の形態に係る半導体装置の製造方法の工程（ａ）〜
（ｃ）を説明する半導体装置の概略断面図である。図６
は、第２の実施の形態に係る半導体装置の製造方法の工
程（ｄ）〜（ｅ）を説明する半導体装置の概略断面図で
ある。まず、第１の実施の形態と同様にして、コンタク
トホール形成（図２の（ｅ））の工程までを行う。この
時の状態を図３の（ｃ）と同様に、ゲート電極に平行な
方向の断面を図５の（ａ）に示す。この形成後に、第１
の実施の形態と同様に、第２の焼成を温度７００〜８０
０℃、窒素または希釈スチーム雰囲気で行うことによ
り、ゲート電極間に埋め込まれたＳＯＧを緻密化させる
が、図５の（ｂ）に示すようにＳＯＧを収縮させるの
で、コンタクトホール形状は弓なり気味の形状となる。
【００３４】本実施の形態は、この弓なり気味の形状の
改善を行うことを特徴としており、図５の（ｃ）に示す
ように、前記７００〜８００℃で行う第２の焼成後に、
１００〜１０００Å程度のＳｉＮ膜８を、熱ＣＶＤ法に
より成膜させる。または、熱ＣＶＤ法によって成膜する
かわりに、プラズマＣＶＤ法を用いて成膜してもよい。
また、ＳｉＮ膜の代わりにＳｉＯ2膜を用いてもよい。
改善を行うことを特徴としており、図５の（ｃ）に示す
ように、前記７００〜８００℃で行う第２の焼成後に、
１００〜１０００Å程度のＳｉＮ膜８を、熱ＣＶＤ法に
より成膜させる。または、熱ＣＶＤ法によって成膜する
かわりに、プラズマＣＶＤ法を用いて成膜してもよい。
また、ＳｉＮ膜の代わりにＳｉＯ2膜を用いてもよい。
【００３５】次に、図６の（ｄ）に示すように、ドライ
エッチング法によりエッチバックを行い、サイドウォー
ル８ａを形成させる。これにより、コンタクトホール６
の形状が図５の（ｂ）のような、サイドウォール８ａが
ない場合に比べて改善される。
エッチング法によりエッチバックを行い、サイドウォー
ル８ａを形成させる。これにより、コンタクトホール６
の形状が図５の（ｂ）のような、サイドウォール８ａが
ない場合に比べて改善される。
【００３６】次に、図６の（ｅ）に示すように、コンタ
クト抵抗を低抵抗化させるためのイオン注入を行う。次
いで、コンタクトホール６の底部のシリコン基板１上の
自然酸化膜を除去するために、希釈されたフッ酸処理を
行い、その後、ポリシリコンを熱ＣＶＤ法にて成膜し、
エッチバックすることでプラグ電極７を形成し、本実施
の形態に係る半導体装置が形成される。
クト抵抗を低抵抗化させるためのイオン注入を行う。次
いで、コンタクトホール６の底部のシリコン基板１上の
自然酸化膜を除去するために、希釈されたフッ酸処理を
行い、その後、ポリシリコンを熱ＣＶＤ法にて成膜し、
エッチバックすることでプラグ電極７を形成し、本実施
の形態に係る半導体装置が形成される。
【００３７】
【発明の効果】本発明に係る半導体装置の製造方法およ
び半導体装置によれば、半導体素子のゲート電極間を埋
め込む層間絶縁膜に、水素を多量に含むＨＳＱタイプの
ＳＯＧを用いることにより、このＳＯＧ塗布直後の焼成
を窒素雰囲気中で３００〜４００℃程度の低温で行い、
コンタクトホール形成後にさらに、窒素雰囲気中もしく
は希釈スチーム中で、７００〜８００℃程度の高温の焼
成を行うことで、ゲート電極間に埋め込まれたＳＯＧを
緻密化させ、コンタクト電極形成の前処理であるフッ酸
系のウエット耐性を向上させることができる。また、ゲ
ート電極間の絶縁膜をボイドが無い状態で形成でき、良
好なコンタクト形状及び良好なコンタクト抵抗特性を得
ることができる。よってこれらの効果により、製品の歩
留を向上させることができる半導体装置の製造方法およ
び半導体装置を提供できるものである。
び半導体装置によれば、半導体素子のゲート電極間を埋
め込む層間絶縁膜に、水素を多量に含むＨＳＱタイプの
ＳＯＧを用いることにより、このＳＯＧ塗布直後の焼成
を窒素雰囲気中で３００〜４００℃程度の低温で行い、
コンタクトホール形成後にさらに、窒素雰囲気中もしく
は希釈スチーム中で、７００〜８００℃程度の高温の焼
成を行うことで、ゲート電極間に埋め込まれたＳＯＧを
緻密化させ、コンタクト電極形成の前処理であるフッ酸
系のウエット耐性を向上させることができる。また、ゲ
ート電極間の絶縁膜をボイドが無い状態で形成でき、良
好なコンタクト形状及び良好なコンタクト抵抗特性を得
ることができる。よってこれらの効果により、製品の歩
留を向上させることができる半導体装置の製造方法およ
び半導体装置を提供できるものである。
【図１】第１の実施の形態に係る半導体装置の製造方法
の工程（ａ）〜（ｃ）を説明する半導体装置の概略断面
図である。
の工程（ａ）〜（ｃ）を説明する半導体装置の概略断面
図である。
【図２】第１の実施の形態に係る半導体装置の製造方法
の工程（ｄ）〜（ｆ）を説明する半導体装置の概略断面
図である。
の工程（ｄ）〜（ｆ）を説明する半導体装置の概略断面
図である。
【図３】コンタクトホール形成後の第１の実施の形態に
係る半導体装置の概略図であり、（ａ）は概略平面図、
（ｂ）はそのＢ−Ｂ線の概略断面図（図２の（ｅ）と同
じ）、（ｃ）はＡ−Ａ線の概略断面図である。
係る半導体装置の概略図であり、（ａ）は概略平面図、
（ｂ）はそのＢ−Ｂ線の概略断面図（図２の（ｅ）と同
じ）、（ｃ）はＡ−Ａ線の概略断面図である。
【図４】コンタクトホール形成後の希釈フッ酸処理を説
明する概略断面図であり、（ａ）は従来の半導体装置
（通常のＳＯＧを用いた場合）、（ｂ）は第１の実施の
形態に係る半導体装置である。
明する概略断面図であり、（ａ）は従来の半導体装置
（通常のＳＯＧを用いた場合）、（ｂ）は第１の実施の
形態に係る半導体装置である。
【図５】第２の実施の形態に係る半導体装置の製造方法
の工程（ａ）〜（ｃ）を説明する半導体装置の概略断面
図である。
の工程（ａ）〜（ｃ）を説明する半導体装置の概略断面
図である。
【図６】第２の実施の形態に係る半導体装置の製造方法
の工程（ｄ）〜（ｅ）を説明する半導体装置の概略断面
図である。
の工程（ｄ）〜（ｅ）を説明する半導体装置の概略断面
図である。
１ シリコン基板 ２ ゲート電極 ３ ＳｉＮ膜 ４ ＳＯＧ ５ 酸化膜 ６ コンタクトホール ７ プラグ電極 ８ ＳｉＮ膜 ８ａ サイドウォール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 JJ04 KK01 NN01 PP06 QQ09 QQ11 QQ25 QQ31 QQ37 QQ48 QQ58 QQ74 QQ94 RR04 RR06 RR09 SS11 SS15 SS22 TT07 WW02 WW03 XX01 XX09 XX15 5F043 AA31 BB22 DD02 GG04 5F058 BA08 BD02 BD04 BD07 BD12 BF02 BF46 BH01 BH04 BJ05
Claims (18)
- 【請求項１】 ゲート電極間を埋め込む層間絶縁膜とし
て、水素を多量に含むＳＯＧ(Spin-on Glass)を塗布す
る工程と、 窒素雰囲気中で第１の温度にて第１の焼成を行う工程
と、 コンタクトホールを形成する工程と、 該コンタクトホール形成後に、窒素雰囲気中もしくは希
釈スチーム中で前記第１の温度よりも高温である第２の
温度にて第２の焼成を行う工程と、を含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、前記水素を多量に含むＳＯＧ(Spin-on Glas
s)を塗布する工程の前に、ゲート電極上に絶縁膜を成膜
する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、前記コンタクトホールを形成する工程は、化
学気層成長法（ＣＶＤ法）により酸化膜を成膜し、化学
的機械的研磨法（ＣＭＰ法）により該酸化膜を研磨し、
前記絶縁膜と酸化膜の選択比が、所定の選択比となる条
件のドライエッチング法によりコンタクトホールを形成
することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１〜３のいずれかに記載の半導体
装置の製造方法において、前記第２の焼成を行う工程の
後、 コンタクト底の絶縁膜を取り除く工程と、 コンタクト抵抗を低抵抗化させるためのイオン注入を行
う工程と、 コンタクト底部のシリコン基板上の自然酸化膜を除去す
る工程と、 プラグ電極を形成する工程と、を含むことを特徴とする
半導体装置の製造方法。 - 【請求項５】 請求項１〜３のいずれかに記載の半導体
装置の製造方法において、前記第２の焼成を行う工程の
後、 第２の絶縁膜を、熱ＣＶＤ法もしくはプラズマＣＶＤ法
により成膜させる工程と、 ドライエッチング法によりエッチバックを行い、第２の
絶縁膜によるサイドウォールを形成させる工程と、 コンタクト抵抗を低抵抗化させるためのイオン注入を行
う工程と、 コンタクト底部のシリコン基板上の自然酸化膜を除去す
る工程と、 プラグ電極を形成する工程と、を含むことを特徴とする
半導体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、前記第２の絶縁膜は、１００Å〜１０００Å
程度の膜厚に成膜させることを特徴とする半導体装置の
製造方法。 - 【請求項７】 請求項５または６に記載の半導体装置の
製造方法において、前記第２の絶縁膜は、ＳｉＮ膜であ
ることを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項５または６に記載の半導体装置の
製造方法において、前記第２の絶縁膜は、ＳｉＯ２膜で
あることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項１〜８のいずれかに記載の半導体
装置の製造方法において、前記第１の温度が３００〜４
００℃程度で、かつ、前記第２の温度が７００〜８００
℃程度であることを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項１〜９のいずれかに記載の半導
体装置の製造方法において、前記絶縁膜は、ＳｉＮ膜で
あることを特徴とする半導体装置の製造方法。 - 【請求項１１】 シリコン基板上にゲート電極が形成さ
れた半導体装置において、水素を多量に含むＳＯＧ(Spi
n-on Glass)を塗布することにより、前記ゲート電極間
を埋め込む層間絶縁膜が形成されてなることを特徴とす
る半導体装置。 - 【請求項１２】 請求項１１に記載の半導体装置におい
て、前記ゲート電極と前記層間絶縁膜との間に、前記ゲ
ート電極を覆うように絶縁膜が形成されてなることを特
徴とする半導体装置。 - 【請求項１３】 請求項１２に記載の半導体装置におい
て、前記層間絶縁膜上に酸化膜が形成され、前記ゲート
電極間にコンタクトが形成され、該コンタクトの中に前
記基板と電気的に接続されたプラグ電極が形成されてな
ることを特徴とする半導体装置。 - 【請求項１４】 請求項１３に記載の半導体装置におい
て、前記コンタクトに第２の絶縁膜からなるサイドウォ
ールが形成されてなることを特徴とする半導体装置。 - 【請求項１５】 請求項１４に記載の半導体装置におい
て、前記第２の絶縁膜は、１００Å〜１０００Å程度の
膜厚であることを特徴とする半導体装置。 - 【請求項１６】 請求項１４または１５に記載の半導体
装置において、前記第２の絶縁膜は、ＳｉＮ膜であるこ
とを特徴とする半導体装置。 - 【請求項１７】 請求項１４または１５に記載の半導体
装置において、前記第２の絶縁膜は、ＳｉＯ2膜である
ことを特徴とする半導体装置。 - 【請求項１８】 請求項１２〜１７のいずれかに記載の
半導体装置において、前記絶縁膜は、ＳｉＮ膜であるこ
とを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000317387A JP4236805B2 (ja) | 2000-10-18 | 2000-10-18 | 半導体装置の製造方法および半導体装置 |
| KR1020010063680A KR20020031294A (ko) | 2000-10-18 | 2001-10-16 | 반도체장치의 제조방법 |
| US09/977,386 US6541358B2 (en) | 2000-10-18 | 2001-10-16 | Method of fabricating a semiconductor device by filling gaps between gate electrodes with HSQ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000317387A JP4236805B2 (ja) | 2000-10-18 | 2000-10-18 | 半導体装置の製造方法および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002124514A true JP2002124514A (ja) | 2002-04-26 |
| JP4236805B2 JP4236805B2 (ja) | 2009-03-11 |
Family
ID=18796175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000317387A Expired - Fee Related JP4236805B2 (ja) | 2000-10-18 | 2000-10-18 | 半導体装置の製造方法および半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6541358B2 (ja) |
| JP (1) | JP4236805B2 (ja) |
| KR (1) | KR20020031294A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3504250B2 (ja) * | 2002-03-07 | 2004-03-08 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| KR20040072446A (ko) * | 2003-02-12 | 2004-08-18 | 삼성전자주식회사 | 반도체 기판의 가장자리 상의 금속막을 선택적으로제거하는 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382547A (en) | 1992-07-31 | 1995-01-17 | Sultan; Pervaiz | Void free oxide fill for interconnect spaces |
| KR100195246B1 (ko) * | 1996-09-13 | 1999-06-15 | 윤종용 | Sog를 이용한 반도체장치에서의 콘택홀 제조방법 |
| JP3123449B2 (ja) * | 1996-11-01 | 2001-01-09 | ヤマハ株式会社 | 多層配線形成法 |
| JP3082688B2 (ja) * | 1996-11-05 | 2000-08-28 | ヤマハ株式会社 | 配線形成法 |
| US5855962A (en) * | 1997-01-09 | 1999-01-05 | International Business Machines Corporation | Flowable spin-on insulator |
| KR19990025544A (ko) * | 1997-09-12 | 1999-04-06 | 윤종용 | 반도체 집적 회로의 패시베이션층 형성방법 |
| US6297125B1 (en) * | 1998-01-23 | 2001-10-02 | Texas Instruments Incorporated | Air-bridge integration scheme for reducing interconnect delay |
| JP2000243749A (ja) * | 1999-02-17 | 2000-09-08 | Matsushita Electric Ind Co Ltd | 絶縁膜の形成方法 |
-
2000
- 2000-10-18 JP JP2000317387A patent/JP4236805B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-16 KR KR1020010063680A patent/KR20020031294A/ko not_active Application Discontinuation
- 2001-10-16 US US09/977,386 patent/US6541358B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6541358B2 (en) | 2003-04-01 |
| US20020052108A1 (en) | 2002-05-02 |
| KR20020031294A (ko) | 2002-05-01 |
| JP4236805B2 (ja) | 2009-03-11 |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080331 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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