KR19990025544A

KR19990025544A - 반도체 집적 회로의 패시베이션층 형성방법

Info

Publication number: KR19990025544A
Application number: KR1019970047209A
Authority: KR
Inventors: 최지현; 황병근; 신홍재
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-09-12
Filing date: 1997-09-12
Publication date: 1999-04-06
Also published as: JPH1197436A

Abstract

저유전 물질인 HSQ(Hydrogen SilsesQuioxane)를 패시베이션층으로 사용하여 크랙의 발생을 억제하고, 건식식각시 패턴 변형을 억제하며, 우수한 평탄도를 갖는 반도체 집적 회로의 패시베이션층 형성방법에 관하여 개시한다. 이를 위하여 본 발명은 외부 불순물 침투를 방지하는 역할을 하는 질화막 또는 옥시나이트라이드막 으로 구성된 최종 보호막 밑에 탄소 성분을 포함하지 않으며, 고온에서 유동성으로 인한 자체적인 평탄화 특성이 있는 HSQ를 이용한 패시베이션층을 형성한다.

Description

반도체 집적 회로의 패시베이션층 형성방법

본 발명은 반도체 집적회로(Integrated Circuit)의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 집적회로의 금속 배선 위에서 최종보호막 역할을 하는 패시베이션층의 형성방법에 관한 것이다.

패시베이션층(passivation layer)은 반도체 집적회로의 금속 배선 위에 형성하는 최종보호막으로, 패키징(packaging) 공정에서 발생할 수 있는 칩 표면의 스크래치(scratch)나 이물질(foreign material) 오염을 방지하는 역할을 한다. 이러한 패시베이션층은 반도체 집적회로를 외부 습기와 같은 환경적 요인으로부터 집적회로를 보호하는 수단이 된다. 일반적으로 패시베이션층(passivation layer)은 각종 산화막과 질화막의 조합으로 형성한다.

그러나, 최근들어 반도체 집적회로가 고집적화 됨에 따라, 금속 배선 패턴(metal line pattern)간의 피치(pitch)가 점점 작아지는 추세이다. 이때, 금속 배선 패턴 사이에서 발생하는 기생 커패시턴스(parasitic capacitance) C는, C≒ε/d 이다. 즉, 기생 커패시턴스는 금속 배선 패턴간의 간격(d)에 반비례하고, 금속 배선 패턴 사이를 채우는 절연막, 즉 패시베이션층의 유전율에 비례한다. 따라서, 금속 배선 패턴간의 간격이 좁아질 경우에는 상대적으로 기생 커패시턴스(parasitic capacitance)가 커지게 된다. 통상 높은 기생 커패시턴스를 갖는 패시베이션층은 반도체 집적회로의 속도 특성을 저하시키고 안정적인 동작을 방해하는 요인이기 때문에 개선되어야 한다. 그러므로 기생 커패시턴스가 커지는 문제를 최소화하기 위해서는, 패시베이션층을 저유전 물질층으로 형성하는 것이 반도체 집적회로의 제조에 있어서 중요한 과제이다.

이러한 저유전 물질을 사용하여 패시베이션층을 형성하는 선행기술이 미합중국 특허 제 5,438.022호(Title: Method for using low dielectric constant material in Integrate Circuit fabrication, Date: Aug. 1, 1995)로 특허 등록된 바 있다.

도 1 및 도 2는 종래기술에 의한 반도체 집적회로의 패시베이션층 형성방법을 설명하기 위하여 도시한 단면도들이다.

도 1을 참조하면, 최상부 금속배선 패턴(28)들이 형성된 반도체 기판(12)에 패시베이션 형성을 위한 제3 절연막(32), 예컨대 산화막(passivation oxide layer)을 형성하였을 때의 단면도이다. 이때, 금속 배선의 구조가 이중 메탈(double layer)인 경우에는 하부 금속배선 패턴(20)과 상부 금속배선 패턴(28) 사이에 제2 절연막(26)을 형성하여 절연한다. 하부 금속 배선 패턴(20) 사이는 복수개의 금속 배선 패턴 사이를 채우는 층간절연막(22)이 있다. 상기 층간절연막(22)은 SOG(Spin On Glass, 24)층을 일부 포함한다. 상기 하부 금속 배선 패턴(20) 밑에는 BPSG(Boro Phosphor Silicate Glass)로 구성된 제1 절연막(18), 폴리실리콘(polysilicon)으로 구성된 게이트 전극(16) 및 필드산화막(14)이 반도체 기판(12) 위에 형성되어 있다.

도 2를 참조하면, 상기 제3 절연막(32)이 형성된 결과물에 패시베이션(passivation)을 위해 SOG(Spin On Glass) 또는 테플론(Teflon)을 사용하여 패시베이션층(34)을 형성하고, 베이킹(baking)공정을 진행하여 상부 금속 배선 패턴(28)에서 발생하는 기생 커패시턴스(Parasitic capacitance)를 줄였을 때의 단면도이다.

그러나, 상술한 종래기술에서 패시베이션층(passivation layer, 34)으로 사용된 SOG(Spin On Glass)나, 테플론(Teflon)은 다음과 같은 관점에서 볼 때 여전히 개선의 여지를 안고 있다. 먼저, SOG를 패시베이션층(34)으로 사용한 경우에는 패시베이션 막질 내에 탄소(carbon) 성분을 포함하므로, 온도가 600℃에 이르면 패시베이션층(34)에서 크랙(crack)이 발생하는 문제점이 있다. 이러한 패시베이션층(34) 표면에 형성된 크랙(crack)은 외부 습기(humidity)를 효과적으로 차단하지 못한다. 따라서, 이 부분을 통해 누설전류(leakage current)가 발생함으로써, 반도체 소자의 수명을 단축하고 신뢰성을 떨어뜨리는 원인이 된다. 다음으로, 테플론(Teflon)을 패시베이션층(34)으로 이용한 경우에도, 테플론 막질 내에 탄소성분을 포함함으로 인해 400℃ 이하의 낮은 온도 범위에서 크랙(crack)이 발생하는 문제점이 있다. 또한, 후속되는 식각공정, 예컨대 본드패드(bondpad)를 정의하기 위한 건식식각(dry etching)에서 막질에 쉽게 침해(attack)를 받는 문제점이 있다. 더욱이, 건식식각에 사용된 포토레지스트를 제거하기 위한 에싱공정(ashing process)에서 테플론 막질내의 탄소와, 에싱(ashing) 공정에서 사용되는 산소 플라즈마(O₂plasma) 내의 산소가 결합하여 패턴 변형을 유발하는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 크랙(crack)의 발생을 억제하고, 건식식각 공정에서 패턴 변형을 억제하며, 적층시에 평탄도가 개선된 특성을 갖는 유동성 산화막(flowable oxide)의 일종인 HSQ(Hydrogen SilsesQuioxane)를 패시베이션층으로 사용하여 기생 커패시턴스를 줄일 수 있는 반도체 집적 회로의 패시베이션층 형성방법을 제공하는데 있다.

도 3 및 도 4는 본 발명의 제1 실시예에 의한 반도체 집적 회로의 패시베이션층 형성방법을 설명하기 위하여 도시한 단면도들이다.

도 5 내지 도 7은 본 발명의 제2 실시예에 따른 반도체 집적 회로의 패시베이션층 형성방법을 설명하기 위하여 도시한 단면도들이다.

도 8은 본 발명에 의한 HSQ층을 패시베이션층(passivation)에 적용하였을 때의 기생 커패시턴스 값을 설명하기 위하여 도시한 그래프이다.

상기 기술적 과제를 달성하기 위하여 본 발명은, 금속 배선 패턴이 형성된 반도체 기판에 유동성 산화막(Fox: Flowable oxide)인 HSQ(Hydrogen SilsesQuioxane)를 사용하여 제1 패시베이션층을 형성하는 단계와, 상기 제1 패시베이션층 위에 제2 패시베이션층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 반도체 기판에 형성된 금속 배선 패턴은 최상부 금속 배선 패턴(top metal pattern)이며, 상기 제1 패시베이션층의 두께는 1000∼10000Å의 범위로 형성하는 것이 적합하고, 상기 제2 패시베이션층은 질화막(SiN) 또는 옥시나이트라이드막(SiON)을 사용하여 형성하는 것이 적합하다.

또한, 상기 제1 패시베이션층을 형성한 후, 소프트 베이킹(soft baking) 단계를 추가하는 것이 적합하다. 상기 소프트 베이킹은 상기 제1 패시베이션층이 형성된 반도체 집적회로를 80∼120℃의 온도에서 1∼3분간 베이킹하고, 상기 결과물을 150∼250℃의 온도에서 1∼3분간 베이킹하고, 계속해서 250∼400℃의 온도에서 1∼3분간 베이킹 하는 공정을 포함한다.

바람직하게는, 상기 소프트 베이킹이 끝난 후, 400 ±100℃의 온도 범위에서 30∼120분간 큐어링(curing)하는 단계를 추가하는 것이 적합하다.

상기 기술적 과제를 달성하기 위하여 본 발명은, 금속 배선 패턴이 형성된 반도체 기판에 제1 패시베이션층을 형성하는 단계와, 상기 제1 패시베이션층 위에 유동성 산화막(Fox: Flowable oxide)인 HSQ(Hydrogen SilsesQuioxane)를 사용하여 제2 패시베이션층을 형성하는 단계와, 상기 제2 패시베이션층 위에 제3 패시베이션층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 금속 배선 패턴은 최상부에 있는 금속 배선 패턴(top metal pattern)인 것이 적합하고, 상기 제1 패시베이션층은 PECVD 산화막, PSG 및 APCVD 산화막 중에서 선택된 하나를 사용하여 형성하는 것이 적합하고, 상기 제2 패시베이션층의 두께는 1000∼10000Å의 범위로 형성하는 것이 적합하고, 상기 제3 패시베이션층은 질화막(SiN) 또는 옥시나이트라이드막(SiON)을 사용하여 형성하는 것이 적합하다.

또한, 상기 제2 패시베이션층을 형성한 후에 소프트 베이킹(soft baking) 공정을 추가하는 것이 적합하다. 상기 소프트 베이킹은 상기 제2 패시베이션층이 형성된 반도체 집적회로를 80∼120℃의 온도에서 1∼3분간 베이킹하고, 상기 결과물을 150∼250℃의 온도에서 1∼3분간 베이킹하고, 계속해서 250∼400℃의 온도에서 1∼3분간 베이킹 하는 단계를 포함한다.

바람직하게는, 상기 소프트 베이킹이 끝난 후, 400 ±100℃의 온도 범위에서 30∼120분간 큐어링(curing)하는 단계를 더 추가하는 것이 적합하다.

본 발명에 따르면, 반도체 집적회로의 패시베이션층으로, 유동성 산화막의 일종인 저유전율의 HSQ(Hydrogen SilsesQuioxane)를 사용하여, ① 패시베이션층에서 발생하는 크랙(crack)의 발생을 억제하며, ② 건식식각 공정에서 패턴 변형을 억제하며, ③ 평탄도가 개선된 특성을 갖는 패시베이션층을 형성할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

당 명세서에서 말하는 소프트 베이킹(soft baking) 또는 큐어링(curing)은 가장 넓은 의미로 사용하고 있으며 특정온도와 시간만을 한정하는 의미가 아니다. 본 발명의 바람직한 실시예에 있어서는 예시적으로 특정온도와 시간을 한정하였지만, 이는 온도와 시간을 관계를 고려하여 변형하여도 무방하다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.

제1 실시예

도 3을 참조하면, 최상부에 있는 금속 배선 패턴(top metal pattern, 102)이 형성된 반도체 기판(100)에 유동성 산화막(flowable oxide) 계통의 HSQ(Hydrogen SilsesQuioxane)를 1000∼10000Å의 두께로 적층하여 제1 패시베이션층(104)을 형성한다. 반도체 집적회로(Semiconductor integrate Circuit)의 패시베이션층에서, 기생 커패시턴스는 금속 배선 패턴(102)간의 간격에 반비례하고, 패시베이션층을 형성하는 절연막의 유전율(dielectric constants)에 비례한다. 그러므로 기생 커패시턴스를 감소시키기 위해서, 저유전율을 갖는 절연막을 사용하는 것이 중요하다. 따라서, 본 발명에서는 유전율이 3정도로 저유전 특성을 갖는 HSQ를 사용하여 패시베이션층을 형성함으로써 금속 배선 패턴(102)간에 발생하는 기생 커패시턴스를 줄인다. 또한, HSQ는 탄소(carbon) 성분을 갖지 않는 막질이기 때문에 고온에서 크랙(crack)의 발생이 700℃ 이상에서 생겨난다. 따라서, 600℃나 400℃ 이상의 온도에서 크랙을 생성하는 종래의 SOG(Spin On Glass)나 테플론(Teflon)에 비하여 크랙의 발생을 억제할 수 있다. 이러한 크랙 결함(crack defect)이 발생하는 문제를 줄이는 것은 반도체 소자의 신뢰도나 수명에서도 유리한 장점이 있다.

도 4를 참조하면, 상기 HSQ를 사용한 제1 패시베이션층(104)이 형성된 결과물에 질화막(SiN) 또는 옥시나이트라이드막(SiON)중에 하나를 사용하여 제2 패시베이션층(106)을 형성하였을 때의 단면도이다. 이러한 제2 패시베이션층(106)은 외부 불순물 침투 방지 역할을 하며, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 형성할 수 있다. 여기서, 상기 제1 패시베이션층(106)을 형성하기 전에 액체 상태의 HSQ를 고형화시키는 소프트 베이킹(Soft Baking)과 큐어링(curing) 단계를 추가로 실시하는 것이 적합하다. 상기 소프트 베이킹은 제1 패시베이션층(104)이 형성된 반도체 집적회로를 80∼120℃의 온도에서 1∼3분간 1차 베이킹하고, 상기 결과물을 150∼250℃의 온도에서 1∼3분간 2차 베이킹 한 후, 마지막으로 상기 결과물을 250∼400℃의 온도에서 1∼3분간 베이킹 하는 공정을 포함한다. 또한, 상기 큐어링(curing)은 핫 플레이트 오븐(Hot Plate Oven)에서 400 ±100℃의 온도 범위에서 30∼120분간 큐어링을 실시하는 것이 적합하다. 이때, HSQ로 구성된 제1 패시베이션층(104)은 일정온도에 이르면 유동성(Flowability)을 갖고 자체적으로 평탄화되는 특성이 있기 때문에 기존의 SOG와 비교하여 더욱 우수한 제1 패시베이션층(104)의 평탄도를 얻을 수 있다. 이러한 제1 패시베이션층의 평탄화는 단차도포성(step coverage)을 향상시켜 핀홀(pin hole)이나 크랙(crack)과 같이 반도체 집적회로의 신뢰성을 저해하거나 수명을 단축시키는 결함을 방지할 수 있는 수단이 된다.

제 2실시예

여기서, 본 발명에 의한 제2 실시예는 산화막 계열로 이루어진 제1 패시베이션층을 1차 적층한 후, 본 발명에 따른 유동성 산화막의 일종인 HSQ층을 형성하는 방법이다. 그외에 나머지 공정은 제1 실시예에서 설명된 부분과 중복되기 때문에 이 부분은 중복을 피하여 설명을 생략한다.

도 5를 참조하면, 최상부의 금속 배선 패턴(202)이 형성된 반도체 기판(200)에 제1 패시베이션층(104)을 적층한다. 이러한 제1 패시베이션층은 PECVD(Plasma Enhanced CVD) 산화막, PSG(PhosphoSilicate Glass) 및 APCVD(atmosphere pressure CVD) 산화막 중에서 선택된 하나를 사용하여 형성하는 것이 적합하다.

도 6을 참조하면, 상기 제1 패시베이션층(204)이 적층된 반도체 기판에 유동성 산화막의 일종인 HSQ를 이용하여 제2 패시베이션층(206)을 1000∼10000Å의 두께로 형성한다. 이어서, 상기 제2 패시베이션층(204)이 형성된 반도체 집적회로를 80∼120℃의 온도에서 1∼3분간 1차 베이킹하고, 상기 결과물을 150∼250℃의 온도에서 1∼3분간 2차 베이킹 한 후, 마지막으로 상기 결과물을 250∼400℃의 온도에서 1∼3분간 베이킹 하는 순서로 소프트 베이킹(soft baking)을 진행한다. 마지막으로, 상기 소프트 베이킹(soft baking)이 진행된 결과물을 핫 플레이트 오븐(Hot Plate Oven)에서 400 ±100℃의 온도 범위로 30∼120분간 큐어링(curing) 한다. 이때, HSQ로 이루어진 제2 패시베이션층(206)은 일정 온도에 이르면 유동성을 갖기 때문에 자체적으로 평탄화가 이루어진다.

도 7을 참조하면, 상기 큐어링(curing)이 진행된 제2 패시베이션층(206) 위에 외부의 불순물 침투를 방지하는 역할을 하는 제3 패시베이션층(208)을 형성한다. 이러한 제3 패시베이션층(208)은 질화막(SiN) 또는 옥시나이트라이드(SION)막 중에 하나로 형성한다.

적용예

도 8은 본 발명에 의한 HSQ를 패시베이션층(passivation)에 적용하였을 때의 기생 커패시턴스 값을 설명하기 위하여 도시한 도면들이다.

도 8을 참조하면, 3가지 형태로 형성한 패시베이션층을 갖는 샘플(sample)을 이용하여 기생 커패시턴스(parasitic capacitance)를 측정한 결과를 보여주는 그래프이다. 제 1샘플(210)은 최상부 금속 배선 패턴이 0.37㎛의 간격으로 형성된 반도체 기판에 PECVD 산화막을 500Å 두께로 적층하고 USG(Undoped Silicate Glass)층을 5000Å 적층하여 패시베이션층을 형성한 경우이고, 제2 샘플(220)은 제1 샘플과 동일한 조건으로 형성된 금속 배선 패턴 위에 PECVD에 의한 TEOS(Tetra Ethyl Otho Silicate)막을 2000Å 적층한 후, 본 발명에 따른 HSQ층을 4000Å 적층하여 패시베이션층을 형성한 경우이다. 마지막으로, 제3 샘플(230)은 상기 제1 샘플과 동일한 조건으로 형성된 금속 배선 패턴이 있는 반도체 기판에 본 발명에 의한 HSQ층(Hydrogen SilsesQuioxane layer)만을 4000Å 적층하여 패시베이션층을 형성한 경우이다. 이때 기생 커패시턴스를 측정한 결과, 제1 샘플에서는 35.2㎊, 제2 샘플에서는 34.7㎊, 제3 샘플에서는 31.5㎊가 각각 측정되었다. 따라서, 본 발명에 의한 HSQ층을 패시베이션층으로 적용한 제2 및 제3 샘플의 경우가 USG를 사용하여 패시베이션층을 구성한 제1 샘플의 경우와 비교하여 1%, 그리고 11%의 기생 커패시턴스가 감소하는 효과가 발생되었음을 알 수 있다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.

따라서, 상술한 본 발명에 따르면, 반도체 집적 회로의 패시베이션층으로 저 유전율을 갖는 HSQ를 적용하여 ① 크랙의 발생을 억제하고, ② 건식식각 공정에서 패턴의 변형을 억제하며, ③ 패시베이션층의 평탄도를 높여 단차도포성(step coverage)을 개선할 수 있다.

Claims

금속 배선 패턴이 형성된 반도체 기판에 유동성 산화막(Fox: Flowable oxide)인 HSQ(Hydrogen SilsesQuioxane)를 사용하여 제1 패시베이션층을 형성하는 단계; 및

상기 제1 패시베이션층 위에 제2 패시베이션층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제1항에 있어서,

상기 금속 배선 패턴은 최상부에 형성된 금속 배선 패턴을 사용하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제1항에 있어서,

상기 제1 패시베이션층의 두께는 1000~10000Å의 범위로 형성하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제1항에 있어서,

상기 제1 패시베이션층을 형성한 후에 소프트 베이킹(soft baking) 단계를 더 구비하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제4항에 있어서,

상기 소프트 베이킹(soft baking)은,

상기 제1 패시베이션층이 형성된 반도체 집적회로를 80∼120℃의 온도에서 1∼3분간 베이킹 하는 단계;

상기 결과물을 150∼250℃의 온도에서 1∼3분간 베이킹 하는 단계;

상기 결과물을 250∼400℃의 온도에서 1∼3분간 베이킹 하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제4항에 있어서,

상기 소프트 베이킹을 진행한 후에 큐어링(curing)하는 단계를 더 구비하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제6항에 있어서, 상기 큐어링,

상기 소프트 베이킹이 완료된 반도체 집적회로를 400 ±100℃의 온도 범위로 30∼120분의 범위에서 큐어링하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제1항에 있어서,

상기 제2 패시베이션층은 질화막(SiN) 또는 옥시나이트라이드막(SiON)을 사용하여 형성하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
금속 배선 패턴이 형성된 반도체 기판에 제1 패시베이션층을 형성하는 단계;

상기 제1 패시베이션층 위에 유동성 산화막(Fox: Flowable oxide)인 HSQ(Hydrogen SilsesQuioxane)를 사용하여 제2 패시베이션층을 형성하는 단계; 및

상기 제2 패시베이션층 위에 제3 패시베이션층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제9항에 있어서,

상기 금속 배선 패턴은 최상부에 형성된 금속 배선 패턴을 사용하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제9항에 있어서,

상기 제1 패시베이션층은 PECVD 산화막, PSG 및 APCVD 산화막 중에서 선택된 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제9항에 있어서,

상기 제2 패시베이션층의 두께는 1000~10000Å의 범위로 형성하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제9항에 있어서,

상기 제2 패시베이션층을 형성한 후에 소프트 베이킹(soft baking) 단계를 더 구비하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제13항에 있어서,

상기 소프트 베이킹(soft baking)은,

상기 제2 패시베이션층이 형성된 반도체 집적회로를 80∼120℃의 온도에서 1∼3분간 베이킹 하는 단계;

상기 결과물을 150∼250℃의 온도에서 1∼3분간 베이킹 하는 단계;

상기 결과물을 250∼400℃의 온도에서 1∼3분간 베이킹 하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제13항에 있어서,

상기 소프트 베이킹을 진행한 후에 큐어링(curing)하는 단계를 더 구비하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제15항에 있어서, 상기 큐어링은,

상기 소프트 베이킹이 완료된 반도체 집적회로를 400 ±100℃의 온도 범위로 30∼120분의 범위로 큐어링하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.
제9항에 있어서,

상기 제3 패시베이션층은 질화막(SiN) 또는 옥시나이트라이드막(SiON)을 사용하여 형성하는 것을 특징으로 하는 반도체 집적 회로의 패시베이션층 형성방법.