KR20020031294A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명에 의한 반도체장치의 제조방법은 복수의 게이트전극이 형성되는 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 HSQ형 SOG를 도포하는 단계; 질소분위기에서 제1 온도로 상기 반도체 기판을 소성하는 제1 소성단계; CVD법에 의하여 상기 HSQ형 SOG 상에 산화막을 형성하는 단계; 복수의 상기 게이트전극들 중에서 상기 영역에 상기 절연막, 상기 HSQ형 SOG 및 상기 산화막을 제거함으로써 상기 반도체 기판을 노출시키는 콘택트홀을 형성하는 단계; 및 상기 콘택트홀을 형성한 후 상기 제1 온도보다 높은 제2 온도로 결과적인 상기 기판을 소성하는 제2 소성단계를 포함한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 보다 상세하게는, 게이트전극의 갭을 충진하는 층간절연막으로서 다량의 수소를 함유하는 SOG(Spin-on Glass)를 도포한 반도체장치의 제조방법에 관한 것이다.
최근 IC의 집적화가 발전됨에 따라, 게이트전극들의 갭이 좁아지게 되었다. 특히, DRAM이 자기정렬접촉구조를 가지며 게이트전극을 SiN막으로 코팅하고 있기 때문에, 게이트전극의 종횡비(aspect ratio)가 더욱 높아진다.
이 때문에, 절연막, 즉 과거에 화학증기증착법(CVD법)으로 형성된 BPSG산화막(인과 보론을 함유하는 산화막)과 같은 산화막의 경우, 보이드(void)가 막에서 형성되기 때문에, 인접한 게이트전극들 사이에 절연막을 충진하는 것이 어렵게 된다.
좁은 게이트전극들간에서 보이드가 없는 절연막을 충진할 수 있는 방법의 일예로서 평탄한 막인 SOG를 이용하는 충진 방법이 있다.
예를 들면, 일본 공개 특허공보 제6-97302호에 낮은 점성을 가진 SOG를 도포하는 방법이 있다.
그러나, 비록 충진성은 우수하지만, SOG는 높은 건식에칭율을 가지기 때문에, 종래의 BPSG와 같은 CVD막의 막질에 비하여 그 막질이 열등하다.
또한, SOG막의 특성에 있어서, 홈부에 충진된 부분은 수축될 수 없기 때문에 홈부를 제외한 평탄부의 막질에 비하여 빈약(sparse)하다.
즉, SOG가 인접한 절연막들 사이의 갭을 충진하기 위하여 사용되는 경우, 막질이 인접한 절연막들 사이의 갭에서만 빈약한 막질이 된다. 따라서, 인접한 게이트전극들 사이의 SOG만이 콘택트홀을 형성한 후 플러그전극에 대한 예비처리로서 묽은 플로우르화수소산으로 에칭되고, 그러한 상태에서 플러그전극이 형성되는 경우 단락회로가 발생되는 문제가 발생된다.
본 발명의 목적은 우수한 콘택트형상 및 우수한 접촉저항성질을 제공할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
도 1a 내지 1c는 본 발명의 제1 실시예에 따른 반도체장치의 제조방법을 나타내기 위한 반도체장치의 개략적인 단면도;
도 2a 내지 2c는 본 발명의 제1 실시예에 따른 반도체장치 제조방법의 단계를 나타내는 반도체장치의 개략적인 단면도;
도 3a 내지 3c는 콘택트홀을 형성한 후 본 발명의 제1 실시예에 따라 반도체장치를 나타내기 위한 반도체장치의 개략적인 도면;
도 4a 내지 4c는 콘택트홀 형성한 후 묽은 플로우르화수소처리를 나타내는 개략적인 단면도;
도 5a 내지 5c는 본 발명의 제2 실시예에 따른 반도체장치의 제조방법을 나타내기 위한 반도체장치의 개략적인 단면도; 및
도 6a 및 6b는 본 발명의 제2 실시예에 따른 반도체장치 제조방법의 단계를 나타내는 반도체장치의 개략적인 단면도이다.
*도면의 주요부분에 대한 부호의 설명
1:실리콘기판
2:게이트전극
3:SiN막
4:SOG
5:산화막
6:콘택트홀
7:플러그전극
8:SiN막
8a:측벽
본 발명에 의한 반도체장치의 제조방법은 복수의 게이트전극이 형성되는 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 HSQ형 SOG를 도포하는 단계; 질소분위기에서 제1 온도로 결과적인 상기 기판을 소성하는 제1 소성단계; CVD법에 의하여 상기 HSQ형 SOG 상에 산화막을 형성하는 단계; 복수의 상기 게이트전극들 중에서 상기 영역에 상기 절연막, 상기 HSQ형 SOG 및 상기 산화막을 제거함으로써 상기 반도체 기판을 노출시키는 콘택트홀을 형성하는 단계; 및 상기 콘택트홀을 형성한 후 상기 제1 온도보다 높은 제2 온도에서 결과적인 상기 기판을 소성하는 제2 소성단계를 포함한다.
본 발명의 전술한 목적 및 다른 목적, 구성 및 효과는 이하 첨부된 도면들을 참조하면 명백해질 것이다.
본 발명의 실시예를 첨부된 도면을 참조하면서 설명한다.
먼저, 도 1a에 나타낸 바와 같이. 블랭킷(blanket) 형상의 절연막인 SiN막(3)이 실리콘기판(1) 상에 미리 형성된 게이트전극(2) 상에서 형성된다.
다음, 도 1b에서 나타내는 바와 같이, 종래의 SOG보다 다량의 수소를 함유하는 HSQ(hydrogen silisesquioxane)형 SOG(4)를 3000 내지 4000Å정도로 도포하고 제1 소성을 한다. 실제로, 예를 들면, 제1 소성 단계에서의 온도조건(제1 온도)은 300 내지 400℃이고 소성은 질소분위기에서 수행된다.
다음, 도 1c에 나타낸 바와 같이, 막을 전체적으로 평탄화시키기 위하여, 산화막(5)을 CVD법으로 형성하고 산화막(5)에 화학기계적 연마법(CMP법)을 행한다. 구체적으로 예를 들면, 두께 8000Å 정도의 산화막(5)을 플러즈마CVD법으로 형성하고 돌출부에 있는 산화막(5)을 CMP법을 이용하여 5000Å정도로 연마한다.
다음, 도2a에 나타낸 바와 같이, 콘택트홀에 대한 패턴을 리소그래피기술을 이용하여 수행하고 콘택트홀(자기정렬콘택트:SAC;6)을 SiN막(3)과 산화막(5)의 선택비가 소정의 선택비가 되는 조건하에서 건식에칭으로 형성한다. 콘택트홀이 형성된 후, 제2 소성을 SOG(4)가 콘택트홀의 측벽에서 노출되는 상태로 수행한다. 제2 소성을 700 내지 800℃의 온도조건(제2 온도) 및 질소나 묽은 증기 분위기에서 수행한다.
다음, 도 2b에 나타낸 바와 같이, 콘택트홀(6)의 저면부에 있는 SiN막(3)을 제거하기 위하여 건식에칭법으로 에칭백(etching back)을 수행한다.
다음, 접촉저항의 저항값을 낮추기 위하여 이온주입을 수행한다. 다음, 콘택트홀(6)의 저면부에 있는 실리콘기판(1) 상에서 자연산화막을 제거하기 위하여 묽은 플로우르화수소산처리를 수행한 후, 폴리실리콘막을 열CVD법으로 형성하고 폴리실리콘막을 에칭백함으로써 플러그전극(7)을 형성하여 도 2c에 나타낸 바와 같이 반도체장치를 제조한다.
또한, 본 실시예에 따른 반도체장치를 상세히 설명한다.
도 3a 내지 3c는 콘택트홀을 형성(도 2b에 나타낸 단계)한 후 본 발명의 실시예에 따른 반도체장치를 나타내기 위한 반도체장치의 개략적인 도면이고: 도 3a는 개략적인 평면도이고; 도 3b는 B-B선에 대한 개략적인 단면도(도 2B와 동일한 도면)이고; 도 3c는 A-A선에 대한 개략적인 단면도이다.
본 발명의 실시예에 따른 반도체장치에 있어서, 도 1a에서 설명한 것처럼 인접한 게이트전극들 사이의 갭이 좁아지면 CVD법에 의하여 갭에 보이드가 없는 절연막을 충진하는 것이 어렵기 때문에, 충진 특성이 매우 뛰어난 도포막인 SOG를 이용하여 막에 보이드가 없는 상태로 충진된 절연막을 형성한다.
일반적으로, SOG막은 도포된 후 소성에 의하여 밀한 막으로 전환되고, SOG가소성될 때 매우 수축된다. 종래에 널리 사용되는 SOG은 400℃의 소성에 의하여 10 내지 20%정도 수축된다.
수축되는 SOG의 부피는 홈 등과 같은 요부(凹部)나 SOG막을 형성하는 요철부가 없는 평탄부에서 다르고 막질도 다르다.
즉, 요철부가 없는 평탄부에서 SOG가 충분히 수축될 수 있어서 밀한 막질을 가질 수 있는 반면, 홈 등과 같은 요부에서는 충분히 수축될 수 없어서 빈약한 막질을 가지며 홈의 폭이 더욱 좁아지며, SOG가 더욱 수축되기 어려워져 보다 비약한 막질을 가진다.
한편, 다량의 수소를 함유하는 HSQ형 SOG의 수축율은 400℃정도로 열처리되는 경우에 1 내지 3%로 매우 낮으며, 도포되는 면의 형상에 관계없이 막질이 거의 다르지 않다. 매우 낮은 막의 수축율은 다량의 수소가 막에 잔존한다는 사실에 기인한다.
그러나, 낮은 수축율과 반대로 막질은 빈약하게 되고 묽은 플로우르화수소산에 의한 습식에칭율이 CVD법으로 형성된 산화막에 비하여 매우 높다.
또한, HSQ형 SOG가 700 내지 800℃정도의 높은 온도로 소성되는 경우, 막 중의 수소가 거의 이탈되어 제거되기 때문에, 종래의 SOG의 경우처럼 20%의 수축이 발생된다.
다음, 콘택트홀을 형성(도 3c)한 후 묽은 플로우르화수소산으로 처리하는 본 실시예와 종래 반도체장치(종래 SOG를 사용하는 경우)의 비교에 대하여 설명한다.
도 4a 및 4b는 콘택트홀 형성한 후 묽은 플로우르화수소처리를 나타내는 개략적인 도면이고: 도 4a는 종래의 반도체장치(종래의 SOG를 이용하는 경우)이고, 도 4b는 본 발명의 반도체장치이다.
종래 반도체장치의 경우처럼, 종래 SOG가 인접한 게이트전극들 사이의 갭을 충진하기 위한 층간절연막으로 사용되는 경우, 콘택트홀을 형성(도 3c)한 후 묽은 플로우르화수소산의 처리에 의하여 홈과 같은 요부에 있는 SOG(4)만이 도 4a에 나타낸 바와 같이 용해된다.
이것은, 전술한 바와 같이, 요부에 있는 SOG(4)가 충분히 수축될 수 없고 막질이 빈약하게 되는 사실에 기인한다. 폴리실리콘의 플러그전극이 그러한 상태로 형성되는 경우, 단락회로가 발생한다.
본 실시예에 있어서, 그러한 문제점을 해결하기 위하여, 다량의 수소를 함유하는 HSQ형 SOG가 도포되고 도포한 직후 소성단계에서 수축이 거의 발생되지 않는 300 내지 400℃정도의 온도에서 소성되고 콘택트홀이 형성된 후 700 내지 800℃정도의 높은 온도로 소성된다.
콘택트홀의 형성에 의하여, SOG(4)에 공간적으로 자유로운 장소가 제공되어 고온의 소성에 의하여 용이하게 수축하며 콘택트홀(6)이 수축에 의하여 도 4b에 나타낸 바와 같이 약간 휘어지는 형상을 가지게 된다. 수축에 의하여, 밀한 막이 형성될 수 있고 묽은 플로우르화수소산에 의한 습식에칭율이 저하된다.
또한, 700 내지 800℃의 소성 분위기는 질소분위기이어도 좋지만, 산화는 묽은 증기분위기에서 소성하는 경우 더욱 진행되어 보다 밀한 막질을 제공한다.
다음, 본 발명의 제2 실시예를 도 5a 내지 5c 및 도 6a 및 도 6b를 참조하면서 설명한다.
먼저, 제1 실시예와 마찬가지로, 콘택트홀을 형성하는 단계(도 2b)가 수행된다.
도 3c에 나타낸 바와 같이 그 때 상태로서 도 5a는 게이트전극에 평행한 방향의 단면도를 나타낸다. 제1 실시예와 마찬가지로 형성한 후, 700 내지 800℃의 제2 소성이 질소나 묽은 증기분위기에서 수행되어 인접한 게이트전극들 사이의 갭을 충진하는 SOG를 밀하게 하며, 도 5b에 나타낸 바와 같이 SOG가 수축되기 때문에 콘택트홀의 형상은 약간 휘어지는 형상이 된다.
본 실시예는 그렇게 약간 휘어지는 형상(활형상)을 개선하고, 도 5c에 나타낸 바와 같이, 전술한 700 내지 800℃의 제2 소성 후 두께가 100 내지 1000Å 정도인 SiN막(8)이 열CVD법에 의하여 형성된다. 또는, 열CVD법으로 막을 형성하는 대신, 플러즈마CVD법에 의하여 막을 형성하여도 좋다. 또한, SiN막 대신에 SiO막이 사용되어도 좋다.
다음, 도 6a에 나타낸 와 같이, 건식에칭법에 의하여 에칭백을 수행하여 측벽(8a)을 형성한다. 따라서, 콘택트홀(6)의 형상이 측벽(8a)이 도 5b에서처럼 형성되지 않는 경우에 비하여 향상된다.
다음, 도 6b에 나타낸 바와 같이, 접촉저항의 저항값을 낮추기 위하여 이온주입법이 수행된다. 그 후, 콘택트홀(6)의 저면에 있는 실리콘기판(1) 상의 자연산화막을 제거하기 위하여, 묽은 플로우르화수소산처리를 수행한 후, 폴리실리콘막을 열CVD법으로 형성하고 플러그전극(7)을 에칭백에 의하여 형성함으로써 본 발명에따른 반도체장치를 제조한다.
상술한 바와 같이, 본 발명에 따른 반도체장치의 제조방법 및 반도체장치에 의하면, 반도체장치에 있어서 인접한 게이트전극들 사이의 갭을 충진하기 위한 층간절연막에 대하여 다량의 수소를 함유하는 HSQ형 SOG를 이용하고, SOG를 도포한 직후 질소분위기에서 300 내지 400℃의 저온에서 SOG를 소성하고 콘택트홀을 형성한 후 질소분위기나 묽은 증기분위기에서 700 내지 800℃의 고온에서 더 소성함으로써, SOG가 밀하게 되고 콘택트전극을 형성하기 위한 전처리인 플로우르화수소산 에칭제의 습식에칭에 대한 내성이 향상될 수 있다.
또한, 인접한 게이트전극들 사이의 절연막을 보이드가 없는 상태로 형성할 수 있으며 우수한 접촉형상과 소망하는 접촉저항 특성이 얻어질 수 잇다.
이러한 효과에 기초하여, 본 발명은 생산수율을 향상시킬 수 있는 반도체장치의 제조방법 및 그에 따른 반도체장치를 제공할 수 있다.
본 발명이 특정한 실시예를 참조하여 설명하였지만, 본 설명은 제한적 의미로 기술된 것이 아니다. 개시된 실시예의 다양한 수정예는 본 발명의 상세한 설명을 참조하면 당업자에게 명백해질 것이다. 따라서, 첨부된 청구항은 본 발명의 진실된 사상의 범위 내에서 변형예들을 포함한다고 여겨진다.
Claims (8)
- 복수의 게이트전극이 형성되는 반도체 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 HSQ형 SOG를 도포하는 단계;질소분위기에서 제1 온도로 상기 반도체 기판을 소성하는 제1 소성단계;CVD법에 의하여 상기 HSQ형 SOG 상에 산화막을 형성하는 단계;복수의 상기 게이트전극들 사이의 영역에 있는 상기 제1 절연막, 상기 HSQ형 SOG 및 상기 산화막을 제거함으로써 상기 반도체 기판을 노출시키는 콘택트홀을 형성하는 단계; 및상기 콘택트홀을 형성한 후 질소분위기나 묽은 증기분위기에서 상기 제1 온도보다 높은 제2 온도로 결과적인 상기 기판을 소성하는 제2 소성단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1 온도의 범위가 300 내지 400℃이고 상기 제2 온도의 범위가 700 내지 800℃인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1 절연막은 SiN인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2 소성단계 후, 상기 콘택트홀의 저면에 있는 상기 제1 절연막을 제거하는 단계;상기 콘택트홀을 통하여 상기 반도체 기판에 이온을 주입하는 단계;상기 콘택트홀의 상기 저면부에 있는 자연산화막을 제거하는 단계; 및상기 콘택트홀을 충진하는 플러그전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2 소성단계 후 CVD법에 의하여 상기 콘택트홀의 측면을 구비하는 상기 기판의 전표면에 제2 절연막을 형성하는 단계;건식에칭법에 의하여 상기 콘택트홀의 측면에서 측벽을 형성하는 단계;상기 콘택트홀을 통하여 상기 반도체 기판에 이온을 주입하는 단계;상기 콘택트홀의 상기 저면에 있는 상기 자연산화막을 제거하는 단계; 및상기 콘택트홀을 충진하는 플러그전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 제2 절연막의 두께가 100 내지 1000Å인 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 제2 절연막이 SiN인 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 제2 절연막이 SiO인 것을 특징으로 하는 반도체장치의 제조방법.
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