KR20010064124A - 반도체 소자의 폴리실리콘 콘택플러그 형성방법 - Google Patents
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Abstract
본 발명은 화학연마공정을 적용하면서 보다 안정적인 프로파일을 갖는 폴리실리콘 콘택 플러그 형성방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1 단계; 상기 제1 단계가 완료된 결과물 상부에 비정질실리콘막을 형성하는 제2단계; 상기 제2 단계 수행 후 상기 비정질실리콘막에 대해 급속열처리를 실시하여폴리실리콘막으로 상변형시키는 제3 단계; 및 화학연마공정을 적용한 상기 폴리실리콘막의 평탄화를 실시하여 상기 콘택홀 내에 폴리실리콘 플러그를 형성하는 제4단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 폴리실리콘을 사용한 콘택 플러그 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체소자가 점차 고집적화되어 감에 따라 비트라인, 금속배선 등을 형성하는데 대머신(Damascene) 공정을 적용하고 있다. 즉, 대머신공정은 절연막을 증착하고 절연막에 홀을 미리 형성한 다음, 상기 홀에 전도막을 매립하여 콘택 및 배선을 동시에 형성하는 기술이다. 또한, 커패시터 형성 공정에서도 3차원 형상의 커패시터를 제조하기 위하여 홈을 미리 만들고 이 홈 내에 전도막을 매립하는 기술이 사용되고 있다.
이렇듯, 반도체소자 제조공정에서는 절연막이 식각되어 오픈된 홀 또는 홈을 형성하고 상기 홀 또는 홈에 전도막으로써, 폴리실리콘을 매립하는 공정이 다수 스텝에서 이용된다. 그런데, 이와 같은 폴리실리콘을 홀 또는 홈 내에 매립할때 절연막 표면과 매립된 폴리실리콘의 표면이 수평적으로 일직선 상에 놓이는 것이 바람직하다. 이를 위해서는 홀이 형성된 절연막의 전면에 홀이 매립되도록 폴리실리콘을 증착하고, 이 폴리실리콘을 상기 절연막 표면이 노출되면서 평탄화되도록 결과물 상부를 식각하여야 한다. 이를 위해서 통상적으로는 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정을 사용하였다.
통상적으로 CMP공정은, 연마 입자가 포함된 슬러리(Slurry)를 폴리우레탄 등의 재질로 만들어진 패드 위로 공급하면서 웨이퍼를 이 패드면에 마찰시켜 평탄화 작업을 할 수 있는 공정이다. 이때, 슬러리에 포함된 화학제에 의한 화학반응은 표면의 요철에는 무관하게 등방성으로 작용하지만, 패드가 닿는 돌출부위의 반응물이먼저 제거되기 때문에 평탄화가 이루어질 수 있다.
그러나, 상기 CMP공정은 화학제가 포함된 슬러리에 의한 화학반응 경향보다는 마찰에 의한 기계적 평탄화의 경향이 더욱 강하게 작용하여, 식각정지점인 연마 타겟(target)을 정확하게 설정하기가 어려운 문제점이 있다. 이로 인해, 과도식각을 하게 될 경우에는 콘택 플러그의 폴리실리콘층 제거와 함께 게이트의 마스크 절연막 등과 같은 주변 소자까지 손실되는 현상이 발생하게 되며, 이를 방지하기 위해 과소식각을 수행하게 되면, 절연막 상단부 지역에 폴리실리콘층이 남게되는 현상이 발생하게 된다.
이와 같은 문제점을 보완하기 위한 폴리실리콘의 평탄화 공정으로써, 최근에는 화학 연마(Chemically Enhanced Polishing, CEP)공정이 대두되고 있다.
CEP공정은 기계적 연마에 많이 의존하는 상기 CMP공정과는 달리 질산/불산 용액을 CMP공정에 응용한 공정으로써, 일정두께를 CMP공정과 같은 기계적 연마에 의존하는 연마방법으로 평탄화를 시킨 후 남은 부위를 마치, 습식식각법과 같은 방법인 화학적인 용액으로 제거해 내는 공정이다.
도1a 내지 도1c는 상기 CEP공정을 적용한 종래기술에 따른 콘택 플러그 형성 방법을 나타내는 공정 단면도로서, 이를 통해 종래기술을 살펴본다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11)을 형성하고, 게이트 산화막(12), 게이트 전극용 전도막(13) 및 마스크 절연막(14)을 차례로 적층하고 이를 패터닝하여 게이트를 형성한다. 계속하여, 게이트 측벽에 산화막 또는 질화막을 사용하여 측벽 스페이서(15)를 형성한다. 이어서, 전체 구조물의상부에 층간절연막(16)을 증착한 후 평탄화를 실시한다.
다음으로, 도1b에 도시된 바와 같이 층간절연막(16)을 선택식각하여 콘택홀을 형성한 후 도핑된 폴리실리콘(17)을 전면 증착한다.
이어서, 도1c에 도시된 바와 같이 CEP공정을 이용한 평탄화 공정을 통해 폴리실리콘(17)을 콘택홀에 매립하여 폴리실리콘 콘택 플러그를 형성한다.
그러나, 상기 도1b에서의 폴리실리콘(17) 증착 후의 프로파일에 대한 확대도를 참조하면, 콘택홀 중앙부위의 프로파일이 약간 움푹 들어간 형태로 형성됨과 함께 움푹 들어간 계면을 따라 틈(소위, 키홀(key hole)이라함)이 발생하게 됨을 알 수 있다. 이 상태에서 계속하여, 상기 도1c에 도시된 바와 같은 CEP공정을 수행하게 되면, 도1c에서의 폴리실리콘 콘택 플러그 상부 프로파일에 대한 확대도와 같이 CEP공정 수행 중의 화학반응 시에 계면을 따라 발생한 틈에서 에천트에 의한 화학반응성이 증가함에 따라 틈이 더욱 커지게 되어 다른 부위에 비해 현저하게 리세스(recess)되는 현상이 발생하게 된다. 이와 같은 프로파일의 형성은 후속 콘택 형성 시 불균일한 도핑농도 및 콘택 계면의 왜곡으로 인하여 콘택 특성을 저하시키게 되는 문제점을 유발한다.
본 발명은 CEP공정을 적용하면서 보다 안정적인 프로파일을 갖는 폴리실리콘 콘택 플러그 형성방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 CEP공정을 적용한 종래기술에 따른 콘택 플러그 형성 방법을 나타내는 공정 단면도.
도2a 내지 도2d는 본 발명의 일실시예에 따른 콘택 플러그 형성 방법을 나타내는 공정 단면도.
*도면의 주요부분에 대한 부호의 간단한 설명
20 : 실리콘 기판 21 : 소자분리막
22 : 게이트산화막 23 : 게이트전극용 전도막
24 : 마스크 산화막 25 : 측벽스페이서
26 : 층간절연막 27a : 폴리실리콘
상기 목적을 달성하기 위한 본 발명은, 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1 단계; 상기 제1 단계가 완료된 결과물 상부에 비정질실리콘막을 형성하는 제2단계; 상기 제2 단계 수행 후 상기 비정질실리콘막에 대해 급속열처리를 실시하여폴리실리콘막으로 상변형시키는 제3 단계; 및 화학연마공정을 적용한 상기 폴리실리콘막의 평탄화를 실시하여 상기 콘택홀 내에 폴리실리콘 플러그를 형성하는 제4단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
첨부된 도면 도2a 내지 도2d는 본 발명의 일실시예에 따른 콘택 플러그 형성 방법을 나타내는 공정 단면도이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(20) 상에 소자분리막(21)을 형성하고, 게이트 산화막(22), 게이트 전극용 전도막(23) 및 마스크 절연막(24)을 차례로 적층하고 이를 패터닝하여 게이트를 형성한다. 계속하여, 게이트 측벽에 산화막 또는 질화막을 사용하여 측벽 스페이서(25)를 형성한다. 이어서, 전체 구조물의 상부에 층간절연막(26)을 증착한 후 평탄화를 실시한다.
다음으로, 도2b에 도시된 바와 같이 층간절연막(26)을 건식식각법으로 선택식각하여 콘택홀을 형성한 후 도핑된 비정질 실리콘(27)을 전면 증착한다. 이때,도핑된 비정질 실리콘(27)은 650℃ 이하에서 증착되며, 증착 두께는 2000 ~ 7000Å 정도로 하고, 도핑정도는 1 ×1020이상으로 한다. 여기서, 콘택홀 중앙 부분의 비정질 실리콘(27) 상부 프로파일에 대한 확대도를 참조하면, 전술한 종래기술에서와 같이 약간 움푹 들어간 형태로 형성됨과 함께 움푹 들어간 계면을 따라 틈이 발생하게 됨을 알 수 있다.
이어서, 도2c에 도시된 바와 같이 상기 도핑된 비정질 실리콘(27)에 대한 급속열처리공정(Rapid Thermal Process, RTA)을 실시하여 작은 입자를 가지는 폴리실리콘(27a)으로 상변태를 시키게 된다. 이때, RTA 수행은 750 ~ 900℃ 정도의 질소(N2)분위기에서 10 ~ 30 초 정도 수행한다. 도2c의 확대도를 참조하면, 상기 도2b의 확대도에 도시된 계면을 따라 발생한 틈이 RTA처리를 통한 상변태를 거치면서 틈을 메꾸어 졌음을 알 수 있다.
다음으로, 도2d에 도시된 바와 같이 CEP공정을 이용한 평탄화 공정을 통해 폴리실리콘(27a)을 콘택홀내에만 잔류시켜 폴리실리콘 콘택 플러그를 형성한다. 이때, CEP공정 수행 시 에천트로 사용되는 희석된 질산과 불산의 혼합도를 100 ~ 300 : 1 정도로 하고, 계면활성제로서 소량의 아민(amine)을 첨가하며, 식각률이 초당 100 ~ 400Å 정도가 되도록 조절한다.
상기와 같이 이루어지는 본 발명은 콘택 플러그 형성 시 콘택홀의 매립을 비정질 실리콘으로 매립한 후 RTA 처리를 통해 비정질 실리콘 입자가 작은 결정질의 폴리실리콘으로 상변태시켜, 전술한 종래기술에서 이미 결정화된 상태의 폴리실리콘을 증착하였을 경우 발생하는 불안정한 프로파일에 따른 문제점을 원천적으로 방지할 수 있게됨에 따라, 후속공정으로 진행되는 CEP공정의 수행에 있어서의 화학반응을 거친 후에도 콘택 플러그 상부에 안정적인 프로파일을 제공할 수가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 폴리 실리콘 콘택플러그 형성을 위하여 실시되는 CMP공정을 개선한 CEP적용 시 폴리실리콘 콘택 플러그의 상부 프로파일을 안정화시킬 수 있으며, 이로 인하여 반도체 소자의 신뢰도를 개선하는 효과가 있다.
Claims (4)
- 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1 단계;상기 제1 단계가 완료된 결과물 상부에 비정질실리콘막을 형성하는 제2단계;상기 제2 단계 수행 후 상기 비정질실리콘막에 대해 급속열처리를 실시하여폴리실리콘막으로 상변형시키는 제3 단계; 및화학연마공정을 적용한 상기 폴리실리콘막의 평탄화를 실시하여 상기 콘택홀 내에 폴리실리콘 플러그를 형성하는 제4단계를 포함하여 이루어지는 반도체 소자의 폴리실리콘 콘택 플러그 형성방법.
- 제1항에 있어서,상기 급속열처리는 750 ~ 900℃ 정도의 질소분위기에서 10 ~ 30 초의 시간동안 수행하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 콘택 플러그 형성방법.
- 제1항에 있어서,상기 화학연마공정은 에천트로 질산과 불산을 혼합하여 사용하되, 혼합도는 100 ~ 300 : 1 인 것을 특징으로 하는 반도체 소자의 폴리실리콘 콘택플러그 형성방법.
- 제3항에 있어서,상기 화학연마공정은 계면활성제로서 아민을 첨가하며, 식각률이 초당 100 ~ 400Å 인 것을 특징으로 하는 반도체 소자의 폴리실리콘 콘택플러그 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101244791B1 (ko) * | 2006-12-29 | 2013-03-18 | 엘지전자 주식회사 | 실리콘 웨이퍼의 텍스쳐링 방법, 태양전지의 제조방법 및태양전지 |
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1999
- 1999-12-24 KR KR1019990062257A patent/KR20010064124A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101244791B1 (ko) * | 2006-12-29 | 2013-03-18 | 엘지전자 주식회사 | 실리콘 웨이퍼의 텍스쳐링 방법, 태양전지의 제조방법 및태양전지 |
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Legal Events
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |