KR100451513B1 - 반도체 소자의 콘택홀 형성 방법 - Google Patents
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Abstract
본 발명은 샬로우 트렌치 분리(STI) 방식을 채용하는 로직-디바이스(Logic Device) 제조 과정에서 콘택 홀을 만드는 공정에 대한 기술이다. 특히, 활성 영역에 대한 콘택홀의 겹칩 여유가 작아 콘택 홀이 활성 영역과 분리 영역에 동시에 걸쳐 형성될 때, 즉 무경계 콘택홀이 형성될 때, 분리 영역의 훼손을 막을 수 있는 공정 방법을 제시한다. 본 발명에서 제시하는 공정 방식에 의하면, 식각 정지층으로 사용되는 실리콘 나이트라이드층을 STI 형성 과정에서 만들어 소자 특성이 나빠지는 것을 피할 수 있다.
Description
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 보다 상세하게는 활성 영역(Active Region)에 대한 콘택홀의 겹침 여유(Overlap Margin)가 작아 콘택홀이 활성 영역과 분리 영역(Isolation Region)에 동시에 걸쳐 형성될 때, 즉 무경계 콘택홀(Borderless Contact Hole)이 형성될 때, 분리 영역의 훼손을 막을 수 있는 콘택홀 형성 방법에 관한 것이다.
로직 디바이스(Logic Device)의 설계 구조 상 콘택 홀(contact Hole)은 게이트 또는 활성 영역(Active Region) 위에만 형성 되도록 되어 있다. 그러나, 로직 디바이스의 크기가 축소됨에 따라 활성 영역에 대한 콘택 구멍의 겹침 여유(Overlap Margin)가 점차로 작아지게 되고, 그 결과 리소그래피(Lithography) 공정에서 발생하는 틀어짐(Misalignment) 현상으로 인해 활성 영역에 형성되어야 할 콘택 구멍의 일부가 그 경계면을 벗어나서 활성 영역과 분리 영역(Isolation Region)에 동시에 걸쳐 형성되는 경우가 있는데, 이와 같이 형성되는 콘택 홀을 무경계 콘택 홀(Borderless Contact Hole)이라 부른다.
현행 반도체 디바이스 제조 공정에서는 'CxFy+ O2' 기체를 활성화 시킨 플라즈마(Plasma)를 이용한 건식각(Dry Etch)을 실시하여 콘택 홀을 만드는 것이 일반화 되어 있다(여기서, 'CxFy' 기체라 함은 CF4, C2F6,C4F8,C5F8등의 기체 또는 이러한기체들의 조합을 의미함. 필요할 경우 이러한 기체 또는 이러한 기체의 조합에 CHF3, Ar 등을 첨가하기도 함).
게이트 또는 활성 영역을 구성하는 물질인 폴리 실리콘(Poly Silicon) 또는 실리사이드(Silicide)는 이러한 플라즈마에 의해 잘 식각 되지 않는 특성을 갖고 있기 때문에 콘택 구멍을 식각하는 과정에서 훼손이 발생하지 않는다. 그러나, 분리 영역을 구성하는 실리콘 옥사이드(Silicon Oxide, SiO2-δ) 계열의 물질은 이러한 플라즈마에 의해 잘 식각 되는 특성을 가지고 있기 때문에, 무경계 콘택 홀이 형성되는 과정에서 분리 영역이 깊고 날카롭게 파이는 문제가 발생한다. 이와 같이, 콘택 홀 형성 과정에서 분리 영역이 훼손되며 누설 전류(Leakage Current) 또는 소자 특성 열화가 발생하여 디바이스 작동에 문제가 발생한다. 이러한 문제점을 도 1을 참조하여 설명한다.
도 1은 식각정지층 없이 콘택홀을 형성할 때 발생하는 문제점을 설명하기 위한 단면도이다. 여기서, 1은 실리콘 기판, 2는 샬로우 트렌치 분리(Shallow Trench Isolation; STI), 3은 웰(Well), 4는 게이트 산화막, 5는 게이트(폴리 실리콘), 6은 실리사이드(silicide), 7은 스페이서, 8은 소오스, 9는 드레인, 10은 층간절연막, 11은 콘택홀을 나타낸다.
로직 디바이스(Logic Device)의 크기가 축소됨에 따라 활성 영역에 대한 콘택 구멍의 겹침 여유(Overlap Margin)가 점차로 작아지게 된다. 이와 같이, 활성 영역에 대한 콘택홀의 겹침 여유가 충분하지 않을 경우, 리소그래피(Lithography)공정에서 발생하는 틀어짐(Misalignment) 현상으로 인해 활성 영역에 형성되어야 할 콘택 구멍의 일부가 그 경계면을 벗어나서 활성 영역과 분리 영역(Isolation Region)에 동시에 걸쳐 형성되고, 그 결과 도시된 바와 같이, 분리 영역이 깊고 날카롭게 파이는 문제가 발생한다. 이와 같이, 콘택홀 형성 과정에서 분리 영역이 훼손되면 누설전류 또는 소자 특성 열화가 발생하여 디바이스 작동에 문제가 발생한다.
따라서, 이러한 문제점을 해결하기 위해, 종래의 반도체 디바이스 제조 공정에서는 식각 정지층(Etch Stop Layer)을 이용하여 콘택 홀을 형성하는데, 그 방식을 순차적으로 기술하면 다음과 같다(도 2 참조).
도 2a를 참조하면, 실리콘 기판(21) 위에 패드 산화막(Pad Oxide; SiO2; 22)을 일정한 두께로 증착 시킨 후, 그 위에 실리콘 질화막(Silicon Nitride; Si3N4; 23)을 일정한 두께로 증착 시킨다. 이 때, 증착 시키는 실리콘 질화막(Si3N4; 23)은 후속 공정에서 홈(Trench) 내부를 채우기 위해 증착 시키는 산화 물질을 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 이용하여 평탄화 시킬 때 연마정지층(Polishing Stopping Layer)으로 사용된다.
패드산화막(22)은 그 위에 증착 되는 실리콘 질화막(23)에 의해 유발되는 기계적 스트레스(Mechanical Stress)가 실리콘 기판(21)에 영향을 끼치는 것을 완화 시켜 주는 완충막(Buffer Layer)의 역할을 수행한다. 패드산화막(22)의 두께와 실리콘 질화막(23)의 두께는 공정 방식에 따라 달라지는데, 일반적으로패드산화막(22)의 두께는 70∼200Å 정도, 그리고 실리콘 질화막(23)의 두께는 약 500∼1500Å 정도를 적용한다.
그 다음, 실리콘 질화막(23) 위에 감광 물질(Photo Resist; 24)를 도포(Coating) 시킨 후, 노광(Expose) 및 현상(Develop) 공정을 실시하여 STI(Shallow Trench Isolation) 형태를 패터닝(Patterning) 한다.
그 다음, 활성화 된 플라즈마를 이용한 건식각을 실시하여 실리콘 질화막(23)과 패드산화막(22)을 완전히 식각한다. 이 때, 활성화 시키는 기체는 공정 방식에 따라 다르지만, 일반적으로 CxFy, CoHpFq, Ar 등을 일정한 비율로 혼합한 기체를 주로 사용한다. 계속하여 활성화 된 플라즈마를 이용한 건식각을 실시하여 실리콘 기판(21) 내부에 홈(25)을 형성 시킨다. 실리콘 기판(21) 내부에 홈(25)을 형성 시킬 때에는 주로 Cl2, HBr, N2, Ar 등을 적절하게 혼합한 기체를 주로 사용한다. 실리콘 기판(21)을 원하는 깊이 만큼 식각한 후, 남아 있는 감광 물질을 완전히 제거한다.
그 다음, 플라즈마 촉발 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방식을 이용하여 상기 도 2c의 공정에서 형성 시킨 홈(25) 내부에 산화막(Oxide Layer; SiO2; 26)을 채운다. 이 때, 증착 시킨 산화막 상부는 하부의 표면 굴곡(Surface Topology)을 반영한 단차가 존재한다.
도 2b를 참조하면, 화학적기계적연마(CMP) 공정을 이용하여 상기 도 2a의 공정에서 증착 시킨 산화막(26) 상부를 평탄화 시킴과 동시에 실리콘 질화막(23') 위에 증착된 산화막(26)을 제거한다. 이 때, 실리콘 질화막(23')은 연마정지층의 역할을 수행하여 하부의 실리콘 기판(21)이 연마되는 것을 방지한다. 이 과정에서 실리콘 질화막(23')의 일부가 연마되어 그 두께가 작아진다.
도 2c를 참조하면, 인산(H3PO4)을 이용하여 남아있는 실리콘 질화막(23')을 제거한다. 인산 수용액의 농도와 온도를 적절하게 조절하면 일반 산화막(SiO2)에 대한 실리콘 질화막(23')의 식각 선택비(Etch Selectivity)를 약 1:50 이상으로 크게 만들 수 있다. 따라서 인산 수용액을 이용하면 홈(Trench; 25) 내부에 채워진 산화막(26)을 거의 훼손하지 않으면서도 남아 있던 실리콘 질화막(23')을 완전히 제거할 수 있다.
도 2d를 참조하면, 일반적인 로직 디바이스 제조 방식에 준하여 "웰(Well; 27) 형성 →게이트(28) 및 스페이서(29) 형성 → 소스/드레인(30) 형성 → 실리사이드(31) 형성"의 과정을 수행한다.
그 다음, 실리콘 질화막(Silicon Nitride; Si3N4; 32)을 전면에 얇게 증착 시킨다(약 200∼400Å 정도). 이 때 증착 시키는 실리콘 질화막(32)은 후속 콘택홀 식각 과정에서 식각정지층의 역할을 수행한다.
도 2e를 참조하면, 층간 산화막(Inter Layer Dielectric; 33)을 증착 시킨 후, 화학적기계적연마 공정을 이용하여 그 상부를 평탄화시킨다. 일반적으로, 평탄화가 완료된 층간 산화막(33)의 두께는 약 7000∼9000Å 정도이다. 대부분의 경우, 비록 층간 산화막(33)의 증착 두께를 일정하게 조절할지라도, 증착 공정 및 후속 연마 공정의 불완전성 때문에 평탄화가 완료된 층간산화막의 두께는 웨이퍼(Wafer) 부위에 따라 약간의 편차(Variation)가 존재한다.
그 다음, 층간 산화막(33) 위에 감광 물질(34)을 도포 시킨 후, 노광 및 현상 공정을 실시하여 콘택 홀 형태를 패터닝 한다.
도 2f를 참조하면, 'CxFy+ O2' 기체를 주성분으로 하여 활성화시킨 플라즈마로 층간 산화막(33)을 식각하여 층간 산화막(33) 내부에 콘택 홀을 형성시키되, 다음과 같이 식각을 진행한다. 즉, 상대적으로 C/F 비율이 높은 기체, 예를 들면 C4F8또는 C5F8기체를 사용하면서 동시에 O2첨가량을 최소화시켜 활성화시킨 플라즈마를 이용하여 식각을 진행한다. 이와 같이 식각을 진행하면, 층간산화막(33)은 비교적 잘 식각 되지만 실리콘 질화막(32)에서는 식각 정지(Etch Stop) 현상이 발생하게 할 수 있다.
따라서, 상기 공정에서 웨이퍼 부위에 따라 층간 산화막(33)의 두께의 편차가 발생하였어도, 그 편차는 식각이 실리콘 질화막(32)에 이르러서는 완전히 해소된다. 층간 산화막(33)에 대한 식각이 완전히 이루어지면 실리콘 질화막(32)이 잘 식각 되도록 플라즈마 활성 조건을 바꾼다. 즉, C/F 비율을 낮추고 O2첨가량을 늘린 기체를 화성화 시킨 플라즈마를 이용하여 식각을 진행한다.
이 때, 상기 공정에서 증착 시킨 실리콘나이트라이드층의 두께가 얇기 때문에 과도 식각(Over Etch)을 심하게 할 필요가 없다(예를 들어 30%의 과도 식각을 할 경우 식각정지층이 없을 경우에는 2100∼2700Å 정도의 과도식각을 해야 하지만, 식각 정지층이 있을 경우에는 약 60∼120Å 정도의 과도 식각만 진행하면 된다). 따라서, 비록 리소그래피(Lithography) 공정에서 발생하는 틀어짐(Misalignment)으로 인해 활성 영역에 형성되어야 할 콘택 홀의 일부가 분리 영역 위에 형성되어도 분리 영역이 깊고 날카롭게 파이는 문제가 발생하지 않는다.
상기 기술한 공정 방식에 준하여 콘택 홀을 만들면, 도 2f에 도시한 바와 같이, 비록 콘택 홀의 일부가 분리 영역 위에 형성되어도 분리 영역이 깊고 날카롭게 파이는 문제가 발생하지 않는다. 그러나 이러한 공정 방식은 다음과 같은 몇 가지 문제점을 안고 있다.
(1) 일반적으로 증착된 실리콘 질화막은 109dynes/cm2정도의 강한 압축 스트레스(Compressive Stress)를 유발한다. 활성 영역 위에 증착된 실리콘 질화막이 유발하는 이러한 강도의 압축 스트레스는 활성 영역 실리콘 결정 구조를 변형 시킴으로써 소자 특성의 열화를 초래한다.
(2) 실리콘 질화막을 제대로 증착시키기 위해서는 약 700∼800℃ 정도의 고온 환경이 요구된다. 그러나, 이러한 고온 환경은 실리콘 질화막을 증착시키기 전에 최적화시켜 높은 트랜지스터의 동작 특성을 변형시킬 수 있다.
(3) 현행 로직 디바이스 제조 공정에서는 실리콘 질화막을 증착시키기 전에 실리사이드(Silicide; 실리콘과 금속 성분, 즉 Ti 또는 Co와의 화합물)를 형성 시킨다. 그러나, 실리콘 질화막을 증착시키기 위해 필요한 700∼800℃ 정도의 고온 환경은 기 형성된 실리사이드의 특성 저하를 유발할 수 있다.
(4) 상기 기술한 공정 방식에서 실리콘 질화막은 활성 영역과 분리 영역에 동시에 증착 되어 있다. 분리 영역에 증착되어 있는 실리콘 질화막은 식각 정지층으로 작용하여 도움이 된다. 만약, 식각 정지층이 없다면 콘택 홀을 형성시킴에 있어 활성 영역 소실을 유발하여 결국 소자의 접합 누설(junction leakage)의 원인이 되는 문제점을 야기한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 활성 영역(Active Region)에 대한 콘택홀의 겹침 여유(Overlap Margin)가 작아 콘택홀이 활성 영역과 분리 영역(Isolation Region)에 동시에 걸쳐 형성될 때, 즉 무경계 콘택홀(Borderless Contact Hole)이 형성될 때, 분리 영역의 훼손을 막을 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 활성 영역 위에 질화막을 미리 형성함으로써 이온 주입에 의해 활성 영역의 실리콘 표면 격자 구조가 변형되어 소자 특성의 열화를 초래하는 문제를 해결할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 활성 영역 위에 질화막을 미리 형성함으로써 공정을 간단하게 할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 무경계 콘택홀 식각 공정에서 미리 형성된 질화막이 식각 정지층의 역할을 수행함으로써 공정 마진을 확보할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 있다.
도 1은 종래 기술에 있어서, 식각정지층 없이 콘택홀을 형성할 때 발생하는 문제점을 설명하기 위한 단면도
도 2a 내지 도 2f는 종래의 식각정지층을 사용한 콘택홀 형성 방법의 문제점을 설명하기 위한 공정 단면도
도 3a 내지 도 3i는 본 발명에 의한 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
100 : 실리콘 기판 102 : 패드 산화막
104 : 실리콘 질화막
106, 114, 128 : 감광막 또는 감광 물질
108 : 샬로우 트렌치 분리용 홈 110 : 층간 절연막 또는 산화막
112 : 실리콘 질화막 116 : 웰(Well)
118 : 게이트 120 : 스페이서
122 : 소오스/드레인 형성용 이온 주입 124 : 소오스/드레인
126 : 층간 절연막 또는 산화막 130, 132 : 콘택홀
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 소자의 콘택홀 형성 방법은,
실리콘 기판 위에 패드 산화막과 제 1 실리콘 질화막을 차례로 형성하는 단계;
상기 제 1 실리콘 질화막과 상기 패드 산화막 및 상기 실리콘 기판의 일부를 건식각하여 샬로우 트렌치 분리용 홈을 형성하는 단계;
상기 홈 내부가 충분히 채워지도록 상기 전체 구조물 위에 산화막을 플라즈마 촉발 화학적 기상 증착(PECVD) 방식으로 증착하는 단계;
상기 제 1 실리콘 질화막 상부가 노출 되도록 화학적기계적연마(CMP) 공정으로 상기 산화막을 평탄화하는 단계;
상기 홈 내부에 채워진 상기 산화막을 제 1 플라즈마 식각으로 일부 축퇴하는 단계;
상기 전체 구조물 위에 제 2 실리콘 질화막을 형성시키되, 상기 산화막을 축퇴시킨 깊이보다 두껍게 형성하는 단계;
상기 제 1 실리콘 질화막의 상부가 노출 되도록 상기 제 2 실리콘 질화막을 화학적기계적연마(CMP) 공정으로 평탄화하되, 상기 제 1 실리콘 질화막의 상부도 일부 평탄화되도록 하는 단계;
상기 공정 이후, 게이트 및 스페이서가 형성될 부분에 있는 상기 제 1 실리콘 질화막과 상기 패드 산화막을 제 2 플라즈마 식각으로 선택적으로 제거하는 단계;
상기 공정 이후, 공지의 방법으로 웰을 형성하고, 게이트 및 스페이서를 형성하고, 소오스/드레인을 형성한 후 실리사이드막을 형성하는 단계;
상기 구조물 위에 층간 산화막을 증착시킨 후 화학적기계적연마(CMP) 공정으로 그 상부를 평탄화하는 단계;
상기 층간 산화막 위에 감광 물질을 도포 시킨 후, 노광 및 현상 공정을 실시하여 콘택홀 형태를 패터닝하는 단계; 및
상기 층간 산화막을 제 3 플라즈마 식각하여 상기 층간 산화막 내부에 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3a 내지 도 3i는 본 발명에 의한 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 실리콘 기판(100) 위에 패드 산화막(Pad Oxide; SiO2; 102)을 차례로 증착시킨 후, 그 위에 실리콘 질화막(Silicon Nitride; Si3N4; 104)을 일정한 두께로 증착시킨다. 이 때, 증착시키는 실리콘 질화막(Si3N4; 104)은 후속 공정에서 홈(Trench) 내부를 채우기 위해 증착시키는 산화 물질을 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 이용하여 평탄화시킬 때 연마정지층(Polishing Stopping Layer)으로 사용된다.
그 다음, 실리콘 질화막(104) 위에 감광 물질(Photo Resist; 106)를 도포(Coating)시킨 후, 노광(Expose) 및 현상(Develop) 공정을 실시하여 STI(Shallow Trench Isolation) 형태를 패터닝(Patterning) 한다.
그 다음, 활성화 된 플라즈마를 이용한 건식각을 실시하여 실리콘 질화막(104a)과 패드 산화막(102a)을 완전히 식각한다. 이 때, 활성화시키는 기체는 공정 방식에 따라 다르지만, 일반적으로 CxFy, CoHpFq, Ar 등을 일정한 비율로 혼합한 기체를 주로 사용한다. 계속하여 활성화 된 플라즈마를 이용한 건식각을 실시하여 실리콘 기판(100a) 내부에 홈(108)을 형성 시킨다. 실리콘 기판(100a) 내부에 홈(108)을 형성 시킬 때에는 주로 Cl2, HBr, N2, Ar 등을 적절하게 혼합한 기체를 주로 사용한다. 실리콘 기판(100a)을 원하는 깊이 만큼 식각한 후, 남아 있는 감광 물질(106)을 완전히 제거한다.
그 다음, 플라즈마 촉발 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방식을 이용하여 상기 도 3c의 공정에서 형성 시킨 홈(108) 내부에 산화막(Oxide Layer; SiO2; 110)을 채운다. 이 때, 증착 시킨 산화막(110) 상부는 하부의 표면 굴곡(Surface Topology)을 반영한 단차가 존재한다.
그 다음, 도 3b를 참조하면, 화학적기계적연마(CMP) 공정을 이용하여 상기 도 3d의 공정에서 증착 시킨 산화막(110a) 상부를 평탄화 시킴과 동시에 실리콘 질화막(104a) 위에 증착된 산화막(110)을 제거한다. 이 때, 실리콘 질화막(104a)은 연마정지층의 역할을 수행하여 하부의 실리콘 기판(100a)이 연마되는 것을 방지한다. 이 과정에서 실리콘 질화막(104a)의 일부가 연마되어 그 두께가 작아진다.
그 다음, 도 3c를 참조하면, 'CxFy+ O2' 기체를 주성분으로 하여 활성화 시킨 플라즈마 식각을 진행하여 홈(Trench) 내부에 채워진 산화막(110b)을 일부 축퇴(Recess) 시킨다. 이 때, C/F 비율이 높은 기체(C4F8, C5F8)를 사용함과 동시에 산소(O2)를 첨가시킴으로써, 홈 내부에 채워진 산화막(110b)은 비교적 빠른 속도로 식각 되지만, 남아 있던 실리콘 질화막(104a)은 매우 느린 속도로 식각이 이루어지도록 한다. 이와 같이, 식각 조건을 조절함으로써, 비록 홈 내부에 채워진 산화막(110b)을 충분히 축퇴시키고 활성 영역위에 실리콘 질화막(104a) 하부의 패드 산화막(102a)은 훼손되지 않도록 한다.
그 다음, 도 3d를 참조하면, 질화막(Si3N4; 112)을 전면에 증착시키되, 도 3f의 공정에서 산화막(110b)을 축퇴시킨 깊이보다 두껍게(2000Å 내지 3000Å 두께로) 증착시킨다.
그 다음, 화학적기계적연마(CMP) 공정을 수행하여 도 3g의 공정에서 증착시킨 질화막(112a)을 일정 두께만큼 제거함과 동시에 활성 영역 위의 질화막(104b) 상부를 평탄화 시킨다. 이때, 실리콘 질화막(104b)은 300Å 내지 500Å 두께로 조절한다. 이후 게이트 폴리 및 스페이서가 형성될 부분을 음성(Negative) 감광막(114)을 이용하여 패터닝을 한다.
그 다음, 도 3e를 참조하면, 게이트와 스페이서가 형성될 부분을 패터닝한 상태의 단면도이다. 이외 지역에 남아 있는 실리콘 질화막(104c)은 차후 콘택 식각에서 무경계 콘택홀(Borderless Contact Hole)을 형성 시킬 때 분리 영역의 훼손을 막기 위해 식각정지층으로 사용한다. 또한, 이온 주입시 실리콘 데미지(damage)의 방벽(barrier)으로 이용된다. 'CxFy+ O2' 기체를 활성화 시킨 플라즈마를 이용한 건식각(Dry Etch) 방식으로 실리콘 질화막(104c)과 패드 산화막(102b)을 식각 진행한다.
그 다음, 도 3f를 참조하면, 일반적인 로직 디바이스 제조 방식에 준하여 웰(Well; 116) 형성 후 게이트(118) 및 스페이서(120)를 형성한다.
그 다음, 도 3g를 참조하면, 소오스/드레인(124)을 형성하기 위한 이온주입(122) 공정을 진행한다. 이때, 형성될 소오스와 드레인(124) 위에 실리콘 질화막(104c)과 패드 산화막(102b)이 이온주입 방벽 역할을 함으로써 실리콘(100a) 표면 손상을 방지한다.
그 다음, 기존의 공정 방식과 동일하게, 층간 산화막(126)을 증착시킨 후 화학적기계적연마(CMP) 공정을 이용하여 그 상부를 평탄화 시킨다.
그 다음, 도 3h를 참조하면, 기존의 공정 방식과 동일하게, 층간 산화막(126) 위에 감광 물질(128)을 도포 시킨 후, 노광 및 현상 공정을 실시하여 콘택홀(130) 형태를 패터닝한다.
그 다음, 도 3i를 참조하면, 'CxFy+ O2' 기체를 주성분으로 하여 활성화시킨 플라즈마로 층간 산화막(126)을 식각하여 층간 산화막(126a) 내부에 콘택홀(132)을 형성시킨다. 층간 산화막(126a)을 식각함에 있어서, 기존의 공정 방식과 마찬가지로, 상대적으로 C/F 비율이 높은 기체, 예를 들면 C4F8,또는 C5F8기체를 사용하면서 동시에 O2를 첨가하여 활성화 시킨 플라즈마를 이용하여 식각을 진행한다.
이와 같이 하여 식각을 진행하면, 층간 산화막(126a)은 비교적 잘 식각 되지만 실리콘 질화막(104d)에서는 식각 정지(Etch Stop) 현상을 발생하게 할 수 있다. 기존의 공정 방식과 마찬가지로 웨이퍼(Wafer) 부위에 따라 층간 산화막(126a)의 두께의 편차가 발생하기 때문에, 충분한 정도의 과도 식각(Over Etch)을 수행해야 하는데, 이러한 과도 식각을 진행하여도 분리 영역 위에서는 일정한 두께의 실리콘 질화막(104d)이 있어 식각정지층의 역할을 수행하기 때문에 분리 영역이 깊고 날카롭게 파이는 문제가 발생하지 않는다.
본 발명에서 제시하는 공정 방식에서는 무경계 콘택홀(Borderless Contact Hole) 식각의 마진(margin)을 확보할 수 있을 뿐만 아니라 이온 주입에서의 실리콘 표면 손상을 방지하고 나아가 분리영역의 축퇴를 방지함으로써 디바이스의 누설전류(junction leakage current)를 방지 할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 콘택홀 형성 방법에 의하면, 활성 영역(Active Region)에 대한 콘택홀의 겹침 여유(Overlap Margin)가 작아 콘택홀이 활성 영역과 분리 영역(Isolation Region)에 동시에 걸쳐 형성될 때, 즉 무경계 콘택홀(Borderless Contact Hole)이 형성될 때, 분리 영역의훼손을 막을 수 있다.
그리고, 활성 영역 위에 질화막을 미리 형성함으로써 이온 주입에 의해 활성 영역의 실리콘 표면 격자 구조가 변형되어 소자 특성의 열화를 초래하는 문제를 해결할 수 있다.
또한, 활성 영역 위에 질화막을 미리 형성함으로써 공정을 간단하게 할 수 있고, 무경계 콘택홀 식각 공정에서 미리 형성된 질화막이 식각 정지층의 역할을 수행함으로써 공정 마진을 확보할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 실리콘 기판 위에 패드 산화막과 제 1 실리콘 질화막을 차례로 형성하는 단계;상기 제 1 실리콘 질화막과 상기 패드 산화막 및 상기 실리콘 기판의 일부를 건식각하여 샬로우 트렌치 분리용 홈을 형성하는 단계;상기 홈 내부가 충분히 채워지도록 상기 전체 구조물 위에 산화막을 플라즈마 촉발 화학적 기상 증착(PECVD) 방식으로 증착하는 단계;상기 제 1 실리콘 질화막 상부가 노출 되도록 화학적기계적연마(CMP) 공정으로 상기 산화막을 평탄화하는 단계;상기 홈 내부에 채워진 상기 산화막을 제 1 플라즈마 식각으로 일부 축퇴하는 단계;상기 전체 구조물 위에 제 2 실리콘 질화막을 형성시키되, 상기 산화막을 축퇴시킨 깊이보다 두껍게 형성하는 단계;상기 제 1 실리콘 질화막의 상부가 노출 되도록 상기 제 2 실리콘 질화막을 화학적기계적연마(CMP) 공정으로 평탄화하되, 상기 제 1 실리콘 질화막의 상부도 일부 평탄화되도록 하는 단계;상기 공정 이후, 게이트 및 스페이서가 형성될 부분에 있는 상기 제 1 실리콘 질화막과 상기 패드 산화막을 제 2 플라즈마 식각으로 선택적으로 제거하는 단계;상기 공정 이후, 공지의 방법으로 웰을 형성하고, 게이트 및 스페이서를 형성하고, 소오스/드레인을 형성한 후 실리사이드막을 형성하는 단계;상기 구조물 위에 층간 산화막을 증착시킨 후 화학적기계적연마(CMP) 공정으로 그 상부를 평탄화하는 단계;상기 층간 산화막 위에 감광 물질을 도포 시킨 후, 노광 및 현상 공정을 실시하여 콘택홀 형태를 패터닝하는 단계; 및상기 층간 산화막을 제 3 플라즈마 식각하여 상기 층간 산화막 내부에 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 제 1 실리콘 질화막과 상기 패드 산화막의 건식각 공정시 CxFy, CoHpFq, Ar 등을 일정한 비율로 혼합한 기체를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 샬로우 트렌치 분리용 홈 형성용 건식각 공정은, 식각가스로서 Cl2, HBr, N2, Ar 등을 혼합한 기체를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 제 1 플라즈마 식각시 'CxFy+ O2' 기체를 사용하고,상기 제 2 플라즈마 식각시 'CxFy+ O2' 기체를 사용하고,상기 제 3 플라즈마 식각시 'CxFy+ O2' 기체를 주성분으로 하여 활성화시킨 플라즈마로 상기 층간 산화막을 식각하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 4 항에 있어서,상기 'CxFy+ O2' 기체는 C/F 비율이 높은 기체(C4F8, C5F8)를 사용함과 동시에 산소(O2)를 첨가하여, 홈 내부에 채워진 상기 산화막은 비교적 빠른 속도로 식각하고, 남아 있는 상기 제 1 실리콘 질화막은 매우 느린 속도로 식각하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 제 1 플라즈마 식각시, 상기 홈 내부에 채워진 상기 산화막을 축퇴시켜도 상기 제 1 실리콘 질화막 하부의 상기 패드 산화막은 훼손되지 않도록 하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 층간 산화막을 식각시 C/F 비율이 높은 기체, 예를 들면 C4F8,또는 C5F8기체를 사용하면서 동시에 O2를 첨가시켜 활성화시킨 플라즈마를 이용하여 식각을 진행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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