KR100455730B1 - 반도체소자의 이중 게이트절연막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 이중 게이트절연막 형성방법에 관한 것으로, 반도체기판상에 제 1 게이트절연막과 제 1 폴리실리콘막을 순차적으로 형성하는 단계; 상기 제 1 폴리실리콘막을 선택적으로 제거하여 그 하부의 제 1 게이트절연막을 노출시키는 단계; 상기 노출된 제 1 게이트절연막을 포함한 결과물의 전면에 제 2 게이트절연막을 형성하는 단계; 상기 제 2 게이트절연막의 전체상부에 제 2 폴리실리콘막을 형성하는 단계; 상기 제 2 폴리실리콘막을 평탄화하여 상기 제 1 폴리실리콘막이 노출시키는 한편 상기 제 1 폴리실리콘막상의 상기 제 2 게이트절연막을 제거하는 단계; 및 상기 결과물의 전체상부를 패터닝하고 식각하여 이중 게이트절연막을 완성하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체소자의 이중 게이트절연막 형성방법에 관한 것으로, 보다 상세하게는 박막 및 후막의 게이트절연막으로 이루어진 반도체소자의 이중 게이트절연막 형성방법에 관한 것이다.
종래의 이중 게이트산화막 형성공정에서는, 실리콘기판상에 게이트산화막을 형성하고나서 상기 게이트산화막을 박막 형성영역과 후막 형성영역으로 나눈후 상기 박막 형성영역의 게이트산화막을 습식식각하였다.
그러나, 이러한 게이트산화막의 습식식각시 실리콘기판이 손상되어 N형 또는 P형 MOS 트랜지스터의 채널영역 도우즈가 손실되는 문제점이 있다.
결국, 이러한 도우즈 손실 만큼 채널영역의 손실된 도우즈를 보상하기 위해 이온주입공정을 추가로 수행하는데, 이는 마스크공정과 이온주입공정을 수차례 반복하는등 그 제조공정을 복잡하게 하는 문제점이 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 게이트산화막 형성후 바로 폴리실리콘막을 형성함으로써 게이트산화막 형성 후의 습식식각시 발생하는 도우즈 손실을 원천적으로 방지할 수 있는 반도체소자의 게이트절연막 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 바람직한 일실시예에 따른 반도체소자의 이중 게이트절연막 형성방법을 도시한 공정별 단면도.
도 2는 본 발명의 바람직한 다른 실시예에 따른 반도체소자의 이중 게이트절연막 형성방법을 도시한 공정단면도.
(도면의 주요부분에 대한 부호설명)
100 : 실리콘기판 110-1 : 제 1 게이트산화막
120 : 제 1 폴리실리콘막 130 : 포토레지스트
110-2 : 제 2 게이트산화막 140 : 제 2 폴리실리콘막
150 : WSix층 160 : 하드마스크용 질화막
170 : 포토레지스트
상기 목적을 달성하기 위한 본 발명은, 반도체기판상에 제 1 게이트절연막과제 1 폴리실리콘막을 순차적으로 형성하는 단계; 상기 제 1 폴리실리콘막을 선택적으로 제거하여 그 하부의 제 1 게이트절연막을 노출시키는 단계; 상기 노출된 제 1 게이트절연막을 포함한 결과물의 전면에 제 2 게이트절연막을 형성하는 단계; 상기 제 2 게이트절연막의 전체상부에 제 2 폴리실리콘막을 형성하는 단계; 상기 제 2 폴리실리콘막을 평탄화하여 상기 제 1 폴리실리콘막이 노출시키는 한편 상기 제 1 폴리실리콘막상의 상기 제 2 게이트절연막을 제거하는 단계; 및 상기 결과물의 전체상부를 패터닝하고 식각하여 이중 게이트절연막을 완성하는 단계를 포함하여 구성됨을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 바람직한 일실시예에 따른 반도체소자의 이중 게이트절연막 형성방법을 도시한 공정별 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(100)내에 웰영역(미도시)과 채널영역(미도시)을 형성하기 위한 이온주입공정을 수행한 후 상기 실리콘기판(100)의 상부에 제 1 게이트산화막(110-1)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 제 1 게이트산화막(110-1)의 상부에 제 1 폴리실리콘막(120)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 박막 형성영역(A)과 후막 형성영역(B)으로 패터닝된 포토레지스트(130)를 도포한 후, 상기 포토레지스트(130)에 의해 상기후막 형성영역(B)의 제 1 폴리실리콘막(120)을 선택적으로 제거하여 그 하부의 제 1 게이트산화막(110-1)을 노출시킨다.
그 다음, 도 1d에 도시된 바와 같이, 상기 포토레지스트(130)를 제거한 후 상기 폴리실리콘막(120)을 포함한 결과물의 전면에 제 2 게이트산화막(110-2)을 형성하여 박막 형성영역(A)에는 박막 게이트산화막(110-1)을, 그리고 후막 형성영역(B)에는 제 1 및 제 2 게이트산화막(110-1)(110-2)으로 이루어진 후막 게이트산화막(110)을 형성한다.
여기서, 상기 박막 게이트산화막(110-1)은 소정 두께(T1)로 형성되고, 상기 후막 게이트산화막(110)은 상기 박막 게이트산화막(110-1)의 두께(T1) 보다 두꺼운 두께(T2)로 형성되어 이중 게이트산화막을 형성하게 된다.
이어서, 상기 제 2 게이트산화막(110-2)의 상부에 제 2 폴리실리콘막(140)을 형성한 후 CMP(Chemical Mechanical Polishing)공정을 수행하여 상기 제 1 폴리실리콘막(120)의 상면이 노출될 때 까지 상기 제 2 폴리실리콘막(140)을 평탄화한다.
그 다음, 도 1e에 도시된 바와 같이, 상기 결과물의 전체 상부에 WSix층(150)과 하드마스크용 질화막(160)을 순차적으로 도포한 후, 상기 하드마스크용 질화막(160)의 상부에 포토레지스트(170)를 도포하고 이를 패터닝한다.
이어서, 도 1f에 도시된 바와 같이, 상기 패터닝된 포토레지스트(170)를 마스크로 이용한 식각공정을 수행하여 박막 및 후막의 게이트산화막으로 이루어진 이중 게이트산화막(110-1)(110)을 갖는 게이트를 완성한다.
한편, 도 2를 참조하여 본 발명의 바람직한 다른 실시예를 설명하면 다음과같다.
도 2는 본 발명의 바람직한 다른 실시예에 따른 반도체소자의 이중 게이트절연막 형성방법을 도시한 공정단면도이다.
먼저, 게이트산화막과 제 1 폴리실리콘막의 형성공정은 전술한 첫번째 실시예와 동일하므로 그에 대한 설명은 생략한다.
단, 상기 게이트산화막은 첫번째 실시예와 달리 두껍게 형성한다.
그 다음, 포토레지스트(미도시)를 마스크로 하여 박막 형성영역(A') 및 후막 형성영역(B') 중 박막 형성영역(A')의 게이트산화막을 과도식각한다.
이로써, 상기 박막 형성영역(A')에서는 제 1 폴리실리콘막(1200)이 전부 제거됨과 동시에 그 하부의 게이트산화막(1100)도 소정 두께 만큼 식각되어 박막의 게이트산화막(1100')으로 형성되고, 후막 형성영역(B')에서는 두껍게 형성된 게이트 산화막이 그대로 보존되어 후막의 게이트산화막(1100)으로 형성된다.
또한, 후속 공정인 제 2 폴리실리콘막과 WSix층의 형성 및 식각공정은 전술한 첫번째 실시예와 동일하여 그에 대한 설명을 생략한다.
상술한 바와 같이, 본 발명은 게이트산화막 형성후 바로 폴리실리콘막을 형성함으로써 게이트산화막 형성후의 습식식각에 의해 발생하던 도우즈 손실을 원천적으로 방지할 수 있다는 효과가 있다.
또한, 동일한 실리콘기판상에 고성능의 두가지 트랜지스터를 각각 구성하면서도 게이트산화막의 품질을 유지할 수 있다는 효과가 있다.
또한, 소자의 동작속도를 개선함과 동시에 셀 트랜지스터의 신뢰성을 유지할 수 있어 사양에 맞는 트랜지스터를 구현할 수 있으므로 수율을 향상시키는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (5)
- 반도체기판상에 제 1 게이트절연막과 제 1 폴리실리콘막을 순차적으로 형성하는 단계;상기 제 1 폴리실리콘막을 선택적으로 제거하여 그 하부의 제 1 게이트절연막을 노출시키는 단계;상기 노출된 제 1 게이트절연막을 포함한 결과물의 전면에 제 2 게이트절연막을 형성하는 단계;상기 제 2 게이트절연막의 전체상부에 제 2 폴리실리콘막을 형성하는 단계;상기 제 2 폴리실리콘막을 평탄화하여 상기 제 1 폴리실리콘막이 노출시키는 한편 상기 제 1 폴리실리콘막상의 상기 제 2 게이트절연막을 제거하는 단계; 및상기 결과물의 전체상부를 패터닝하고 식각하여 이중 게이트절연막을 완성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 이중 게이트절연막 형성방법.
- 제 1 항에 있어서, 상기 제 2 게이트절연막 형성시 상기 제 1 폴리실리콘막을 마스크로 이용하는 것을 특징으로 하는 반도체소자의 이중 게이트절연막 형성방법.
- 제 1 항에 있어서, 상기 이중 게이트절연막은 상기 제 1 게이트절연막으로이루어진 박막 게이트절연막과 상기 제 1 및 제 2 게이트절연막으로 이루어진 후막 게이트절연막인 것을 특징으로 하는 반도체소자의 이중 게이트절연막 형성방법.
- 반도체기판상에 게이트절연막과 제 1 폴리실리콘막을 순차적으로 형성하는 단계;상기 제 1 폴리실리콘막을 선택적으로 과도식각하여 그 하부의 게이트절연막을 일부 잔류시키는 단계;상기 잔류하는 게이트절연막을 포함한 결과물의 전체상부에 제 2 폴리실리콘막을 형성하는 단계; 및상기 결과물의 전체상부를 패터닝하고 식각하여 이중 게이트절연막을 완성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 이중 게이트절연막 형성방법.
- 제 4 항에 있어서, 상기 이중 게이트절연막은 상기 잔류하는 게이트절연막으로 이루어진 박막 게이트절연막과 상기 과도식각되지 않은 게이트절연막으로 이루어진 후막 게이트절연막으로 이루어진 것을 특징으로 하는 반도체소자의 이중 게이트절연막 형성방법.
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