CN104143530B - 晶体管及其制作方法 - Google Patents

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Abstract

本发明提供一种晶体管及其制作方法，所述制作方法包括：提供半导体衬底；在所述半导体衬底中形成隔离结构；在相邻隔离结构之间的半导体衬底上形成栅极结构；在所述栅极结构露出的半导体衬底中形成有源区；在所述栅极结构以及半导体衬底上覆盖介质层；在所述介质层中形成接触孔，所述接触孔露出所述有源区和所述隔离结构；在所述接触孔露出所述有源区的表面上覆盖阻挡层；向所述接触孔中填充导电材料，以形成导电插塞。本发明可以减小晶体管的漏电流。

Description

晶体管及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶体管及其制作方法。
背景技术
随着半导体器件密度和集成度的提高，晶体管的特征尺寸（CD）和间距（Pitch）越来越小，相应地，对晶体管的制作工艺提出了更高的要求。
在晶体管中，导电插塞用于实现栅极或者有源区（Active Area，AA）的电连接。在形成导电插塞时需要先形成接触孔，露出待连接的栅极或者有源区，之后在接触孔中填充导电材料，从而形成导电插塞。
参考图1～图4，示出了现有技术中接触孔制作方法的示意图。所述制作方法包括：
如图1所示，提供基底10，在基底10上形成介质层11；
如图2所示，在介质层11上形成光刻胶层12，该光刻胶层12中具有开口121，开口121定义出接触孔的位置；
如图3所示，以光刻胶层12为掩膜干法刻蚀介质层11形成接触孔111；
如图4所示，灰法去除光刻胶层12。
为了适应半导体器件集成提高的要求，现有技术发展了栅极和有源区（源区或漏区）的共享接触孔，所述共享接触孔与所述栅极和所述有源区均相接触。
然而采用共享接触孔的晶体管具有较大的漏电流，如何降低漏电流是本领域技术人员亟待解决的技术问题之一。
发明内容
本发明解决的问题是提供一种能降低漏电流的晶体管及其制作方法。
为解决上述问题，本发明提供一种晶体管的制作方法，包括：
提供半导体衬底；
在所述半导体衬底中形成隔离结构；
在相邻隔离结构之间的半导体衬底上形成栅极结构；
在所述栅极结构露出的半导体衬底中形成有源区；
在所述栅极结构以及半导体衬底上覆盖介质层；
在所述介质层中形成接触孔，所述接触孔露出所述有源区和所述隔离结构；
在所述接触孔露出的所述有源区的表面上覆盖阻挡层；
向所述接触孔中填充导电材料，以形成导电插塞。
可选地，所述接触孔在有源区和所述隔离结构交界位置处形成有凹陷，所述凹陷露出所述有源区的表面。
可选地，通过外延生长的方式在所述凹陷靠近所述有源区的侧壁上形成一半导体层，作为阻挡层。
可选地，所述阻挡层的厚度位于10～100埃的范围内。
相应地，本发明还提供一种晶体管，包括：
半导体衬底；
设置于所述半导体衬底中的隔离结构；
位于相邻隔离结构之间半导体衬底上的栅极结构；
位于所述栅极结构露出的半导体衬底中的有源区；
覆盖于所述栅极结构以及所述半导体衬底上的介质层；
露出所述有源区和所述隔离结构的接触孔，所述接触孔靠近所述有源区的表面上覆盖有阻挡层；
填充于所述接触孔的导电插塞。
与现有技术相比，本发明的技术方案包括以下优点：
在所述接触孔露出有源区的表面上设置一层阻挡层，所述阻挡层可以避免具有掺杂离子的有源区与导电插塞的直接接触，可以减小漏电流。
可选方案中，在隔离结构与半导体衬底交界处形成的凹陷靠近有源区的侧壁上覆盖阻挡层，减小所述凹陷引起的漏电流。
可选方案中，外延生长方式可以在露出的有源区表面形成一半导体层，外延生长的方式可以实现自对准生长，工艺简单。
可选方案中，所述阻挡层的厚度位于10～100埃的范围内，既能起到良好的隔离和减小漏电流的作用，又能简化工艺节省材料。
附图说明
图1至图4示出了现有技术晶体管制作方法的流程示意图；
图5至图7示出了本发明晶体管制作方法一实施例的流程示意图。
具体实施方式
正如背景部分所述，现有技术的晶体管具有较大的漏电流，从而影响了晶体管的性能。
针对上述问题，本发明的发明人进行了大量研究，发现在晶体管的制作过程中，在形成接触孔时，所述接触孔容易露出有源区，之后在所述接触孔中形成的导电插塞与具有掺杂离子的有源区直接接触，这样晶体管工作时外界电压会直接加载在有源区，从而导致漏电流的产生。
本发明提供一种晶体管及其制作方法，所述制作方法包括：提供半导体衬底；在所述半导体衬底中形成隔离结构；在相邻隔离结构之间的半导体衬底上形成栅极结构；在所述栅极结构露出的半导体衬底中形成有源区；在所述栅极结构以及半导体衬底上覆盖介质层；在所述介质层中形成接触孔，所述接触孔露出所述有源区和所述隔离结构；在所述接触孔露出的所述有源区的表面上覆盖阻挡层；向所述接触孔中填充导电材料，以形成导电插塞。本发明在所述接触孔露出有源区的表面上覆盖一层阻挡层，所述阻挡层可以避免具有掺杂离子的有源区与导电插塞的直接接触，可以减小漏电流。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图5至图7示出了本发明晶体管制作方法一实施例的流程示意图。本实施例晶体管制作方法大致包括以下步骤：
提供半导体衬底100。本实施例中所述半导体衬底100为硅衬底，但是本发明对此不作限制，在其他实施例中，所述半导体衬底100还可以是单晶、多晶、或非晶结构的锗衬底和硅锗衬底，也可以是绝缘体上硅（Silicon On Insulator，SOI），或者所述半导体衬底100还可以包括其它的材料，例如砷化镓等III-V族化合物。
在所述半导体衬底100中形成多个隔离结构101，所述隔离结构101用于实现不同晶体管之间的绝缘。具体地，所述隔离结构101可以是浅沟槽隔离（Shallow TrenchIsolation，STI）结构或者局部氧化硅（Local Oxidation of Silicon，LOCOS）隔离结构，但是本发明对隔离结构101的材料和结构不做限制。
在相邻两个隔离结构101之间的半导体衬底100上形成栅极结构（图未示）。所述栅极结构包括：位于所述半导体衬底100上的栅极介质层，位于所述栅极介质层上的栅极，以及覆盖于所述栅极侧壁上的侧墙。
具体地，所述栅极介质层的材料可以是氧化硅、氮化硅、氮氧化硅，还可以是HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO等的高K介质材料。可以通过化学气相沉积（Chemical Vapor Deposition，CVD）或者原子层沉积的方式形成所述栅极介质层。所述栅极介质层的厚度可以位于的范围内。
本实施例中，本步骤形成的栅极用作伪栅（Dummy poly）。具体地，所述栅极为多晶硅栅极，可以通过化学气相沉积的方式形成所述多晶硅栅极。在其他实施例中，所述栅极还可以是锗等半导体材料，栅极的厚度位于 的范围内。
所述侧墙可以是单层结构，例如侧墙的材料为氧化硅；所述侧墙也可以是叠层结构，例如：所述侧墙包括依次覆盖于所述栅极上的氧化硅侧墙、氮化硅侧墙。
在所述栅极结构露出的半导体衬底100中形成有源区AA。具体地，可以以所述侧墙为掩模对硅衬底进行离子注入，以形成掺杂区（即有源区AA），所述掺杂区为晶体管的源漏区（S/D）。具体地，以N型晶体管为例，可以通过磷离子或砷离子的离子注入形成N型掺杂区。实际工艺中可以采用一道离子注入步骤，也可以是磷离子多次注入、砷离子多次注入或是磷离子和砷离子复合多次注入的方式形成N型掺杂区。本实施例与现有技术形成有源区AA的工艺条件相同，在此不再赘述。
较佳地，本实施例在形成有源区AA之后，还包括在有源区AA和栅极结构的表面形成一接触层102，所述接触层102用于减小接触电阻。本实施例中，所述接触层102的材料为镍硅（NiSi），本发明对接触层102的材料不作限制。本实施例形成镍硅材料接触层102的工艺条件与现有技术相同，在此不再赘述。
本实施例在形成接触层102之后，在栅极结构、栅极结构露出的半导体衬底100以及隔离结构101上覆盖介质层104。所述介质层104为层间介质层，起到晶体管和其他部件之间绝缘的作用。具体地，所述介质层104的材料为氧化硅。
优选地，在形成接触层102之后，形成介质层104之前，还包括形成刻蚀停止层103，所述刻蚀停止层103覆盖于栅极结构、栅极结构露出的半导体衬底100以及隔离结构101上，用于在后续形成接触孔时起到刻蚀停止的作用。具体地，所述刻蚀停止层103的材料为氮化硅。
优选地，本实施例在形成介质层之后还包括通过化学机械研磨工艺去除多余材料的步骤，以获得平整表面。
本实施例形成的晶体管为具有金属栅极结构的晶体管，在化学机械研磨工艺之后，去除所述多晶硅栅极，在原本多晶硅栅极占据的空间中形成金属栅极。具体地，所述金属栅极的材料为氮化钛、钛、氮化钽、铝或钨，可以通过物理气相沉积的方式形成所述金属栅极。
如图5所示，在所述介质层104中形成接触孔105。本实施例中所述接触孔105露出部分所述有源区AA和部分所述隔离结构101。在所述接触孔105中填充导电材料，可以形成与所述有源区和所述栅极均相连的导电插塞，因此，本实施例中的接触孔105为共享接触孔。
具体地，形成接触孔105的方法和工艺条件与现有技术相同不再赘述。
所述接触孔105露出所述有源区AA和所述隔离结构101，所述接触孔105在有源区AA和所述隔离结构101交界位置处具有一凹陷106，所述凹陷106露出所述有源区AA的部分表面。
所述凹陷106的形成原因是：由于隔离结构101与半导体衬底100之间材料的不同，在湿法刻蚀（例如：形成栅极结构的过程中所采用的湿法刻蚀）中隔离结构101与半导体衬底100被去除的速率也有所差异。在晶体管制作过程中，经过多次湿法刻蚀的步骤之后，在隔离结构101与半导体衬底100交界处形成了所述凹陷106。
本实施例中，所述接触孔105还露出有源区AA上的接触层102。
参考图6，在所述接触孔105露出所述有源区AA的表面上覆盖阻挡层107。所述阻挡层107设置于有源区AA与后续形成的导电插塞之间，可以避免导电插塞与有源区AA的直接接触，从而避免外接电压直接加载在有源区AA，进而可以减小漏电流。
本实施例有源区AA表面上覆盖有接触层102，露出的有源区AA为所述凹陷106靠近所述有源区AA的侧壁。本步骤在所述侧壁上覆盖一半导体层作为阻挡层107。具体地，可以通过外延生长的方式在所述有源区AA侧壁上形成一半导体层。由于半导体衬底100的材料为硅，可以通过外延生长的方式，在有源区AA被接触孔105露出的表面上形成硅材料的半导体层。
在其他实施例中，例如半导体衬底的材料为硅锗，还可以通过外延生长的方式形成硅锗材料的半导体层作为所述阻挡层107。
较佳地，所述外延生长为原位非掺杂工艺，从而可以避免有源区AA中掺杂离子与外界电压源的直接接触，减小漏电流。
此外，外延生长的生长温度小于250℃，以避免过高温度对晶体管性能的影响。
如果阻挡层107的厚度过大容易造成材料的浪费且容易增加外延工艺的时间；如果阻挡层107的厚度过小则阻挡层107隔离效果较差，减小漏电流的作用不够明显。优选地，所述阻挡层107的厚度位于10～100埃的范围内。
需要说明的是，为了能够更好地实现外延生长，优选地，在形成接触孔105之后，覆盖阻挡层107之前，还包括第一湿法清洗的步骤，以清洗有源区AA的表面。例如：可以通过硫酸、双氧水等化学溶液对所述接触孔105进行清洗。
如图7所示，向所述接触孔105中填充导电材料，以形成导电插塞108。本实施例中所述导电插塞108为金属材料，例如：钨、铝、铜等。可以通过电镀工艺形成所述导电插塞108。但是本发明对导电插塞108的材料和制作工艺均不做限制。
需要说明的是，在覆盖阻挡层107之后，填充导电材料之前，还包括第二湿法清洗的步骤，以去除接触层102表面的杂质，进而有效减小导电插塞108的接触电阻。
至此完成了晶体管的制作。
需要说明的是，上述实施例是以金属栅极结构为例进行说明的，但是本发明对此不作限制，在其他实施例中，晶体管还可以是多晶硅作为栅极的栅极结构（即晶体管具有多晶硅栅极结构）。
相应地，本发明还提供一种晶体管。请继续参考图7，示意了本发明晶体管一实施例的示意图。本实施例晶体管包括：
半导体衬底100。本实施例中，所述半导体衬底100为硅衬底，但是本发明对此不作限制，在其他实施例中，所述半导体衬底100还可以是单晶、多晶、或非晶结构的锗衬底和硅锗衬底，也可以是绝缘体上硅（Silicon On Insulator，SOI），或者所述半导体衬底100还可以包括其它的材料，例如砷化镓等III-V族化合物。
设置于所述半导体衬底100中的多个隔离结构101，所述隔离结构101用于实现不同晶体管之间的绝缘。具体地，所述隔离结构101可以是浅沟槽隔离（Shallow TrenchIsolation，STI）结构或者局部氧化硅（Local Oxidation of Silicon，LOCOS）隔离结构，但是本发明对隔离结构101的材料和结构不做限制。
位于相邻隔离结构101之间半导体衬底100上的栅极结构（图未示）。所述栅极结构包括：位于所述半导体衬底100上的栅极介质层，位于所述栅极介质层上的栅极，以及覆盖于所述栅极侧壁上的侧墙。
具体地，所述栅极介质层的材料可以是氧化硅、氮化硅、氮氧化硅，还可以是HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO等的高K介质材料。所述栅极介质层的厚度可以位于的范围内。
所述栅极为金属栅极，所述金属栅极的材料为氮化钛、钛、氮化钽、铝或钨，可以通过物理气相沉积的方式形成所述金属栅极。金属栅极的厚度位于的范围内。
所述侧墙可以是单层结构，例如侧墙的材料为氧化硅；所述侧墙也可以是叠层结构，例如所述侧墙包括依次覆盖于所述栅极上的氧化硅侧墙、氮化硅侧墙。
位于所述栅极结构露出的半导体衬底100中的有源区AA。所述有源区AA为晶体管的源区/漏区。
覆盖于所述栅极结构以及所述栅极结构露出的半导体衬底100上的介质层104，用于实现绝缘。本实施例中所述介质层104为氧化硅。
露出所述有源区AA和所述隔离结构101的接触孔。所述接触孔在有源区AA和所述隔离结构101交界位置处形成有凹陷，所述凹陷露出所述有源区AA的表面。
在所述凹陷靠近所述有源区AA的侧壁上覆盖有阻挡层107。具体地，所述阻挡层107可以是半导体层，例如：硅或硅锗。所述阻挡层107为非掺杂半导体层，可以起到隔离所述有源区AA的掺杂离子和导电插塞，防止两者直接接触的作用，从而可以防止外界电压直接加载在有源区AA，进而减小漏电流。
优选地，所述阻挡层的厚度位于10～100埃的范围内，即能起到良好的隔离和减小漏电流的作用，又能简化工艺、节省材料。
填充于所述接触孔的导电插塞108。所述导电插塞108的材料可以是金属材料，例如：钨、铝、铜。
请继续参考图7，需要说明的是，在位于隔离结构103之间的所述半导体衬底100上还覆盖有接触层102，用于减小所述导电插塞108的接触电阻，所述接触孔还露出有源区AA上的接触层102，所述导电插塞108与所述接触层102相接触，
需要说明的是，上述实施例是以金属栅极结构为例进行说明的，但是本发明对此不作限制，在其他实施例中，晶体管还可以是多晶硅作为栅极的栅极结构（即晶体管具有多晶硅栅极结构）。
还需要说明的是，本发明晶体管可以由本发明晶体管的制作方法形成，也可以由其他晶体管的制作方法形成。本发明对此不作限制。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种晶体管的制作方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底中形成隔离结构；
在相邻隔离结构之间的半导体衬底上形成栅极结构；
在所述栅极结构露出的半导体衬底中形成有源区；
在所述栅极结构以及半导体衬底上覆盖介质层；
覆盖所述介质层之前，在位于隔离结构之间的所述半导体衬底表面上覆盖接触层；
在所述介质层中形成接触孔，所述接触孔露出所述接触层和所述隔离结构；
在所述接触孔露出的所述有源区的表面上覆盖阻挡层；
向所述接触孔中填充导电材料，以形成导电插塞；
其中，所述接触孔在有源区和所述隔离结构交界位置处形成有凹陷，所述凹陷露出所述有源区的表面，通过外延生长的方式在所述凹陷靠近所述有源区的侧壁上形成一半导体层，所述半导体层为所述阻挡层，所述阻挡层的材料为硅或硅锗。
2.如权利要求1所述的制作方法，其特征在于，所述外延生长为原位非掺杂工艺，外延生长的生长温度小于250℃。
3.如权利要求1所述的制作方法，其特征在于，所述阻挡层的厚度位于10～100埃的范围内。
4.如权利要求1所述的制作方法，其特征在于，在形成接触孔之后，覆盖阻挡层之前，还包括第一湿法清洗的步骤。
5.如权利要求1所述的制作方法，其特征在于，在覆盖阻挡层之后，填充导电材料之前，还包括第二湿法清洗的步骤。
6.如权利要求1所述的制作方法，其特征在于，所述导电插塞的材料为金属材料。
7.如权利要求1所述的制作方法，其特征在于，所述栅极结构为金属栅极结构或者多晶硅栅极结构。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928153B (zh) * 2019-12-05 2023-07-04 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6018180A (en) * 1997-12-23 2000-01-25 Advanced Micro Devices, Inc. Transistor formation with LI overetch immunity
US6051472A (en) * 1996-09-26 2000-04-18 Nec Corporation Semiconductor device and method of producing the same
CN1457087A (zh) * 2002-05-07 2003-11-19 海力士半导体有限公司 半导体元件的接触孔的形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724565B1 (ko) * 2005-07-25 2007-06-04 삼성전자주식회사 코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그제조방법들

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6051472A (en) * 1996-09-26 2000-04-18 Nec Corporation Semiconductor device and method of producing the same
US6018180A (en) * 1997-12-23 2000-01-25 Advanced Micro Devices, Inc. Transistor formation with LI overetch immunity
CN1457087A (zh) * 2002-05-07 2003-11-19 海力士半导体有限公司 半导体元件的接触孔的形成方法

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