CN108122973B - 半导体结构及其形成方法、以及sram - Google Patents

半导体结构及其形成方法、以及sram Download PDF

Info

Publication number
CN108122973B
CN108122973B CN201611065220.8A CN201611065220A CN108122973B CN 108122973 B CN108122973 B CN 108122973B CN 201611065220 A CN201611065220 A CN 201611065220A CN 108122973 B CN108122973 B CN 108122973B
Authority
CN
China
Prior art keywords
transfer gate
region
fin
gate transistor
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611065220.8A
Other languages
English (en)
Other versions
CN108122973A (zh
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201611065220.8A priority Critical patent/CN108122973B/zh
Priority to US15/811,146 priority patent/US10685965B2/en
Priority to EP17202701.3A priority patent/EP3327776A3/en
Publication of CN108122973A publication Critical patent/CN108122973A/zh
Priority to US16/870,044 priority patent/US11393829B2/en
Application granted granted Critical
Publication of CN108122973B publication Critical patent/CN108122973B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法、以及SRAM，所述方法包括：提供基底，包括衬底以及位于衬底上分立的鳍部，衬底包括传送门晶体管区；形成横跨鳍部的栅极结构，且栅极结构覆盖部分鳍部顶部表面和侧壁表面；在传送门晶体管区栅极结构两侧鳍部内形成传送门掺杂区，且至少一侧的传送门掺杂区采用对鳍部进行离子掺杂的非外延层方式形成。本发明至少一侧的传送门掺杂区采用对鳍部进行离子掺杂的非外延层方式形成，相比两侧均采用外延层方式形成传送门掺杂区的方案，本发明增加了后续金属硅化物与传送门掺杂区的接触电阻，使所形成传送门晶体管的开态电流减小；SRAM贝塔比与传送门晶体管开态电流大小成反比，因此使SRAM读取冗余度得到改善。

Description

半导体结构及其形成方法、以及SRAM
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法、以及SRAM。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。
一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机存储器(StaticRandom Access Memory，SRAM)、动态随机存储器(Dynamic Random Access Memory，DRAM)、可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)、电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only，EEPROM)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。
然而，现有技术形成的半导体器件中静态随机存储器的性能有待进一步提高，使得半导体器件的整体性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法、以及SRAM，改善存储器的读取冗余度，从而提高所形成半导体器件的整体性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括传送门晶体管区；形成横跨所述鳍部的栅极结构，且所述栅极结构覆盖部分鳍部顶部表面和侧壁表面；在所述传送门晶体管区栅极结构两侧的鳍部内形成传送门掺杂区，且至少一侧的传送门掺杂区采用对所述鳍部进行离子掺杂的非外延层方式形成。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括传送门晶体管区；横跨所述鳍部的栅极结构，且所述栅极结构覆盖部分鳍部顶部表面和侧壁表面；传送门掺杂区，位于所述传送门晶体管区栅极结构两侧的鳍部内；中，至少所述栅极结构一侧的传送门掺杂区为位于所述鳍部内的非外延层掺杂区。
相应的，本发明还提供一种SRAM，包括前述半导体结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在传送门晶体管区栅极结构两侧的鳍部内形成传送门掺杂区的步骤中，至少一侧的传送门掺杂区采用对鳍部进行离子掺杂的非外延层方式形成，也就是说，至少所述传送门晶体管区栅极结构一侧的鳍部内未形成传送门外延层(EPI)。由于所述传送门外延层有利于降低后续金属硅化物与所述传送门掺杂区的接触电阻，因此本发明在形成所述传送门掺杂区的步骤中，至少一侧的传送门掺杂区采用对鳍部进行离子掺杂的非外延层方式形成，以增加后续金属硅化物与所述传送门掺杂区的接触电阻，从而使得所形成传送门晶体管的开态电流(Ion)减小；由于SRAM的贝塔比(beta ratio)与传送门晶体管的开态电流大小成反比，因此本发明所形成半导体结构中SRAM的贝塔比可以得到提高，从而使得SRAM的读取冗余度得到改善，进而提高所形成SRAM的性能，提高半导体器件的整体性能。
本发明提供一种半导体结构，所述半导体结构包括位于所述传送门晶体管区栅极结构两侧的鳍部内的传送门掺杂区，且至少所述栅极结构一侧的传送门掺杂区为位于所述鳍部内的非外延层掺杂区，也就是说，至少所述传送门晶体管区栅极结构一侧的鳍部内不具有传送门外延层(EPI)。由于所述传送门外延层有利于降低半导体结构中金属硅化物与所述传送门掺杂区的接触电阻，因此本发明通过使得至少所述栅极结构一侧的传送门掺杂区为位于所述鳍部内的非外延层掺杂区，以增加所述金属硅化物与所述传送门掺杂区的接触电阻，从而使得所述传送门晶体管的开态电流减小；由于SRAM的贝塔比与传送门晶体管的开态电流大小成反比，因此本发明所述半导体结构中SRAM的贝塔比可以得到提高，从而使得SRAM的读取冗余度得到改善，进而提高所述半导体结构中SRAM的性能，提高半导体器件的整体性能。
本发明还提供一种SRAM，由于所述SRAM中，至少栅极结构一侧的传送门掺杂区为位于所述鳍部内的非外延层掺杂区，也就是说，至少栅极结构一侧的鳍部内不具有外延层，因此所述SRAM中传送门晶体管的开态电流较小，而SRAM的贝塔比与传送门晶体管的开态电流大小成反比，因此本发明所述SRAM的贝塔比可以得到提高，从而使得SRAM的读取冗余度得到改善。
附图说明
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图；
图12和图13是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，半导体结构中静态随机存储器(SRAM)的性能有待提高。
对于静态随机存储器，主要包括上拉(Pull Up，PU)晶体管、下拉(Pull Down，PD)晶体管以及传送门(Pass Gate，PG)晶体管，而存储器的读取冗余度(Read margin)对存储器性能起到关键作用，若能够改善存储器的读取冗余度性能，则存储器的性能和良率将得到提高，半导体器件的整体性能相应得到改善。其中，存储器的读取冗余度与贝塔比(betaratio)成正比例关系，贝塔比为下拉晶体管的开态电流(Ion)与传送门晶体管的开态电流之间的比值。
因此，增加下拉晶体管的开态电流，或者减小传送门晶体管的开态电流，能够使得存储器的贝塔比增加，从而可以提高存储器的读取冗余度，改善存储器的性能和良率。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括传送门晶体管区；形成横跨所述鳍部的栅极结构，且所述栅极结构覆盖部分鳍部顶部表面和侧壁表面；在所述传送门晶体管区栅极结构两侧的鳍部内形成传送门掺杂区，且至少一侧的传送门掺杂区采用对所述鳍部进行离子掺杂的非外延层方式形成。
本发明在传送门晶体管区栅极结构两侧的鳍部内形成传送门掺杂区的步骤中，至少一侧的传送门掺杂区采用对鳍部进行离子掺杂的非外延层方式形成，也就是说，至少所述传送门晶体管区栅极结构一侧的鳍部内未形成传送门外延层(EPI)。由于所述传送门外延层有利于降低后续金属硅化物与所述传送门掺杂区的接触电阻，因此本发明在形成所述传送门掺杂区的步骤中，至少一侧的传送门掺杂区采用对鳍部进行离子掺杂的非外延层方式形成，以增加后续金属硅化物与所述传送门掺杂区的接触电阻，从而使得所形成传送门晶体管的开态电流(Ion)减小；由于SRAM的贝塔比(beta ratio)与传送门晶体管的开态电流大小成反比，因此本发明所形成半导体结构中SRAM的贝塔比可以得到提高，从而使得SRAM的读取冗余度得到改善，进而提高所形成SRAM的性能，提高半导体器件的整体性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
结合参考图1和图2，图1为俯视图(仅示意出衬底和鳍部)，图2为图1中区域B的立体图，提供基底，所述基底包括衬底100以及位于所述衬底100上分立的鳍部(未标示)，所述衬底100包括传送门晶体管区(如图1中区域B所示)。
所述基底为后续形成半导体结构提供工艺平台。本实施例中，所述基底为后续形成SRAM提供工艺平台，且所述SRAM为鳍式场效应管，因此所述衬底100还包括下拉晶体管区(如图1中区域A所示)和上拉晶体管区(未标示)。所述上拉晶体管区为PMOS区域，所述下拉晶体管区和传送门晶体管区为NMOS区域。
所述传送门晶体管区用于形成传送门晶体管，所述下拉晶体管区用于形成下拉晶体管，所述上拉晶体管区用于形成上拉晶体管。
需要说明的是，本实施例中，所形成传送门晶体管和下拉晶体管位于同一鳍部上，因此所述传送门晶体管区和下拉晶体管为沿鳍部延伸方向的相邻区域。
还需要说明的是，为了提高SRAM单元区的器件电流，所述传送门晶体管区包括沿垂直于鳍部延伸方向相邻的第一传送门晶体管区I和第二传送门晶体管区II。所述第一传送门晶体管区I用于形成第一传送门晶体管，所述第二传送门晶体管区II用于形成第二传送门晶体管，且所述第一传送门晶体管和第二传送门晶体管构成并联的传送门晶体管。所述第一传送门晶体管区I和第二传送门晶体管区II均为NMOS区域。
因此，本实施例中，所述第一传送门晶体管区I的衬底100上具有鳍部，所述第二传送门晶体管区II的衬底100上也具有鳍部。
本实施例中，位于所述上拉晶体管区衬底100上的鳍部为第一鳍部110，位于所述第一传送门晶体管区I衬底100上的鳍部为第二鳍部120，位于所述第二传送门晶体管区II衬底100上的鳍部为第三鳍部130。
由于所形成传送门晶体管和下拉晶体管位于同一鳍部上，因此所述下拉晶体管区也包括沿垂直于鳍部延伸方向相邻的第一下拉晶体管区(未标示)和第二下拉晶体管区(未标示)。所述第一下拉晶体管区用于形成第一下拉晶体管，所述第二下拉晶体管区用于形成第二下拉晶体管，且所述第一下拉晶体管和第二下拉晶体管构成并联的下拉晶体管。所述第一下拉晶体管区和第二下拉晶体管区为NMOS区域。
本实施例中，沿鳍部延伸方向上，所述第二鳍部120横跨所述第一传送门晶体管区I和第一下拉晶体管区，所述第三鳍部130横跨所述第二传送门晶体管区II和第二下拉晶体管区。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底、玻璃基底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。
所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部110、第二鳍部120和第三鳍部130的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的第一硬掩膜层200；以所述第一硬掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100以及凸出于所述衬底100表面的鳍部。
本实施例中，形成所述衬底100和鳍部后，保留位于所述鳍部顶部的第一硬掩膜层200。所述第一硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述第一硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护鳍部顶部的作用。
结合参考图3，图3是基于图2的立体图，需要说明的是，提供所述基底后，所述形成方法还包括：在所述鳍部露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部的部分侧壁，且所述隔离结构101的顶部低于所述鳍部的顶部。
所述隔离结构101作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的步骤包括：在所述鳍部露出的衬底100上填充隔离材料，所述隔离材料顶部高于所述第一硬掩膜层200(如图2所示)顶部；研磨去除高于所述第一硬掩膜层200顶部的隔离材料，形成隔离膜；回刻部分厚度的所述隔离膜，暴露出所述鳍部顶部以及部分侧壁，形成所述隔离结构101；去除所述第一硬掩膜层200。
参考图4，形成横跨所述鳍部的栅极结构102，且所述栅极结构102覆盖部分鳍部顶部表面和侧壁表面。
本实施例中，所述上拉晶体管区(未标示)、传送门晶体管区(如图1中区域B所示)和下拉晶体管区(如图1中区域A所示)的鳍部上均形成有所述栅极结构102。具体的，位于所述上拉晶体管区的栅极结构102横跨所述第一鳍部110(如图1所示)，且覆盖所述第一鳍部110的部分顶部表面和侧壁表面；位于所述第一传送门晶体管区I和第一下拉晶体管区(未标示)的栅极结构102横跨所述第二鳍部120，且覆盖所述第二鳍部120的部分顶部表面和侧壁表面；位于所述第二传送门晶体管区II和第二下拉晶体管区(未标示)的栅极结构102横跨所述第三鳍部130，且覆盖所述第三鳍部130的部分顶部表面和侧壁表面。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺，因此所述栅极结构102为伪栅结构(dummy gate)，所述栅极结构102为后续所形成半导体结构的实际栅极结构占据空间位置。
所述栅极结构102为单层结构或叠层结构。所述栅极结构102包括伪栅层；或者所述栅极结构102包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
具体地，形成所述栅极结构102的步骤包括：在所述隔离结构101上形成伪栅膜，所述伪栅膜横跨所述鳍部，且覆盖鳍部顶部表面和侧壁表面；在所述伪栅膜表面形成第二硬掩膜层210，所述第二硬掩膜层210定义出待形成的栅极结构102的图形；以所述第二硬掩膜层210为掩膜，图形化所述伪栅膜，形成栅极结构102。
在其他实施例中，所述栅极结构还能够为后续所形成半导体结构的实际栅极结构，所述栅极结构包括栅介质层以及位于栅介质层表面的栅电极层，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
需要说明的是，本实施例中，形成所述栅极结构102后，保留位于所述栅极结构102顶部上的第二硬掩膜层210。所述第二硬掩膜层210的材料为氮化硅，所述第二硬掩膜层210在后续工艺过程中用于对所述栅极结构102顶部起到保护作用。在其他实施例中，所述第二硬掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
结合参考图4至图11，在所述传送门晶体管区(如图1中区域B所示)栅极结构102两侧的鳍部内形成传送门掺杂区(未标示)，且至少一侧的传送门掺杂区采用对所述鳍部(未标示)进行离子掺杂的非外延层方式形成。
需要说明的是，通过外延工艺(EPI)以形成传送门掺杂区的方式影响后续所形成金属硅化物与传送门掺杂区的接触电阻，从而影响所形成传送门晶体管的开态电流。本实施例中，在形成所述传送门掺杂区的步骤中，至少一侧的传送门掺杂区采用对所述鳍部进行离子掺杂的非外延层方式形成，也就是说，至少所述传送门晶体管区栅极结构102一侧的鳍部内未形成有外延层，而是直接对所述鳍部进行离子掺杂工艺，从而增大后续所形成金属硅化物与传送门掺杂区的接触电阻，进而降低所形成传送门晶体管的开态电流(Ion)。
还需要说明的是，为了避免出现所形成传送门晶体管的开态电流过小的问题，本实施例中，采用对所述鳍部进行离子掺杂的非外延层方式形成所述传送门掺杂区的步骤中，仅对所述传送门晶体管区栅极结构102一侧的鳍部进行非外延层方式的离子掺杂工艺，在所述传送门晶体管区栅极结构102一侧的鳍部内形成传送门掺杂区(如图11中区域G所示)。
相应的，在所述传送门晶体管区栅极结构102另一侧的鳍部内形成传送门掺杂区的步骤包括：采用外延层方式，在所述传送门晶体管区栅极结构102另一侧的鳍部内形成传送门外延层131(如图9所示)；在所述传送门外延层131内形成所述传送门掺杂区。
由于所述传送门晶体管区包括沿垂直于鳍部延伸方向相邻的第一传送门晶体管区I和第二传送门晶体管区II，因此本实施例中，在所述传送门晶体管区栅极结构102两侧的鳍部内形成传送门掺杂区的步骤中，在所述第一传送门晶体管区I栅极结构102两侧的第二鳍部120内、以及所述第二传送门晶体管区II栅极结构102两侧的第三鳍部130内形成所述传送门掺杂区，且仅所述第一传送门晶体管区I栅极结构102一侧(如图4中区域C1所示)的传送门掺杂区(如图11中区域G所示)采用对所述第二鳍部120进行离子掺杂125(如图10所示)的非外延层方式形成。
相应的，在所述第一传送门晶体管区I栅极结构102另一侧(如图4中区域C2所示)的第二鳍部120内、以及所述第二传送门晶体管区II栅极结构102两侧(如图4中区域D1、D2所示)的第三鳍部130内形成所述传送门掺杂区的步骤包括：采用外延层方式，在所述第一传送门晶体管区I栅极结构102另一侧的第二鳍部120内、以及所述第二传送门晶体管区II栅极结构102两侧的第三鳍部130内形成所述传送门掺杂区。
以下将结合附图，对形成所述传送门掺杂区的步骤做详细说明。
如图5和图6所示，图5为基于图4沿E1E2割线的剖面图，图6位基于图4沿F1F2割线的剖面图，本实施例中，形成横跨所述鳍部的栅极结构102后，形成所述传送门掺杂区之前，所述形成方法还包括：在所述传送门晶体管区鳍部的顶部和侧壁上形成N区掩膜层300。
本实施例中，所述N区掩膜层300还位于所述传送门晶体管区(如图1中区域B所示)的栅极结构102顶部和侧壁上，且还位于所述传送门晶体管区的隔离结构101上。
为了降低工艺难度、节约光罩，本实施例中，所述N区掩膜层300还覆盖所述上拉晶体管区(未标示)和下拉晶体管区(如图1中区域A所示)，且还位于所述上拉晶体管区和下拉晶体管区的隔离结构101上。
所述N区掩膜层300的作用包括：一方面，所述N区掩膜层300对所述鳍部侧壁起到保护的作用，避免后续采用外延层方式(EPI)形成传送门掺杂区时，在所述第一鳍部110、第二鳍部120和第三鳍部130的侧壁上进行外延生长工艺；另一方面，后续形成传送门掺杂区时，以所述N区掩膜层300作为掩膜，因此通过所述N区掩膜层300，可以增加后续所形成传送门掺杂区与沟道区的距离，有利于改善短沟道效应。
所述N区掩膜层300的材料可以为氮化硅、氧化硅、氮化硼或氮氧化硅。所述N区掩膜层300的材料与所述鳍部的材料不同，所述N区掩膜层300的材料与所述隔离结构101的材料也不相同。本实施例中，所述N区掩膜层300的材料为氮化硅。
如无特别说明，后续工艺过程中提供的剖面结构示意图均为在图6基础上的示意图。
本实施例中，以先采用外延层方式，在所述第一传送门晶体管区I栅极结构102另一侧(如图4中区域C2所示)的第二鳍部120内、以及所述第二传送门晶体管区II栅极结构102两侧(如图4中区域D1、D2所示)的第三鳍部130内形成传送门掺杂区，后采用离子掺杂的非外延层方式，在所述第一传送门晶体管区I栅极结构102一侧(如图4中区域C1所示)的第二鳍部120内形成传送门掺杂区为例进行说明。
因此，如图7所示，刻蚀位于所述第一传送门晶体管区I栅极结构102另一侧(如图4中区域C2所示)第二鳍部120顶部上、以及所述第二传送门晶体管区II栅极结构102两侧(如图4中区域D1、D2所示)第三鳍部130顶部上的N区掩膜层300，暴露出所述第一传送门晶体管区I栅极结构102另一侧第二鳍部120的顶部表面、以及所述第二传送门晶体管区II栅极结构102两侧第三鳍部130的顶部表面，且还刻蚀所述第一传送门晶体管区I和第二传送门晶体管区II所暴露出的部分厚度鳍部，在所述第一传送门晶体管区I栅极结构102另一侧的第二鳍部120内、以及所述第二传送门晶体管区II栅极结构102两侧的第三鳍部130内形成N区凹槽135。
所述N区凹槽135为后续采用外延层方式形成传送门掺杂区提供空间位置。
需要说明的是，在刻蚀所述N区掩膜层300之前，还形成覆盖所述第一传送门晶体管区I栅极结构102一侧(如图4中区域C1所示)第二鳍部120的第一图形层220。具体地，所述第一图形层220覆盖所述第一传送门晶体管区I栅极结构102一侧的N区掩膜层300。所述第一图形层220起到保护所述第一传送门晶体管区I栅极结构102一侧N区掩膜层300的作用，所述第一图形层220还可以覆盖所述第一传送门晶体管区I栅极结构102另一侧以及第二传送门晶体管区II中不期望被刻蚀的区域。
本实施例中，所述第一图形层220的材料为光刻胶材料。在形成所述N区凹槽135之后，采用湿法去胶或灰化工艺去除所述第一图形层220。
具体地，采用干法刻蚀工艺，去除位于所述第一传送门晶体管区I栅极结构102另一侧(如图4中区域C2所示)第二鳍部120顶部上、以及所述第二传送门晶体管区II栅极结构102两侧(如图4中区域D1、D2所示)第三鳍部130顶部上的N区掩膜层300；其中，在刻蚀所述N区掩膜层300的工艺过程中，还刻蚀位于所述第一传送门晶体管区I和第二传送门晶体管区II栅极结构102顶部上以及部分隔离结构101上的N区掩膜层300，在所述第一传送门晶体管区I栅极结构102另一侧第二鳍部120的顶部、以及所述第二传送门晶体管区II栅极结构102两侧第三鳍部130的顶部被暴露出来后，继续刻蚀部分厚度的所述第二鳍部120和第三鳍部130，以形成所述N区凹槽135。
本实施例中，为了增加后续在所述N区凹槽135内所形成传送门外延层的体积，在刻蚀所述第二鳍部120和第三鳍部130的同时，还刻蚀位于所述第二鳍部120侧壁和第三鳍部130侧壁上的N区掩膜层300，使得形成所述N区凹槽135后，位于所述第二鳍部120侧壁上的N区掩膜层300与所述第二鳍部120顶部齐平，位于所述第三鳍部130侧壁上的N区掩膜层300与所述第三鳍部130顶部齐平。
需要说明的是，形成所述N区凹槽135后，所述形成方法还包括：对所述N区凹槽135进行清洗工艺。所述清洗工艺既用于去除所述N区凹槽135表面的杂质，还用于去除位于所述第二鳍部120和第三鳍部130表面的氧化层(图未示)，为后续在所述N区凹槽135内形成传送门掺杂区提供良好的界面态。
所述清洗工艺采用的清洗溶液可以是氨水、双氧水和水的混合溶液(SC1溶液)以及稀释氢氟酸(DHF)的组合，也可以是臭氧水、SC1溶液和DHF的组合。
结合参考图8和图9，图9位立体图(未示出N区掩膜层)，在所述N区凹槽135(如图7所示)内形成传送门外延层131；在所述传送门外延层131内形成所述传送门掺杂区(未标示)。
所述第一传送门晶体管区I和第二传送门晶体管区II为NMOS区域，因此所述传送门掺杂区的掺杂离子为N型离子。
需要说明的是，为了简化工艺步骤，所述第一传送门晶体管区I的传送门掺杂区和第二传送门晶体管区II的传送门掺杂区在同一步骤中形成。
形成所述传送门掺杂区的工艺为原位掺杂的选择性外延工艺。具体地，在所述第一传送门晶体管区I栅极结构102另一侧(如图4中区域C2所示)的第二鳍部120内、以及所述第二传送门晶体管区II栅极结构102两侧(如图4中区域D1、D2所示)的第三鳍部130内形成所述传送门掺杂区的步骤包括：在所述N区凹槽135内形成传送门外延层131，且在形成所述传送门外延层131的工艺过程中原位自掺杂N型离子。
所述传送门外延层131的材料为Si或SiC，相应的，所述传送门掺杂区的材料为N型掺杂的Si或SiC。本实施例中，所述传送门外延层131的材料为Si，所述N型离子为P离子，因此所述传送门掺杂区的材料为掺杂有P离子的Si，即所述传送门掺杂区的材料为SiP。
所述传送门掺杂区的P离子浓度根据工艺需求而定。本实施例中，所述传送门掺杂区的P离子浓度为1E20atom/cm3至2E21atom/cm3。
在其他实施例中，还可以在所述N区凹槽内形成传送门外延层后，对所述传送门外延层进行N型离子掺杂形成所述传送门掺杂区。
需要说明的是，本实施例中，所述传送门外延层131的顶部高于所述N区凹槽135的顶部，且由于选择性外延工艺的特性，高于所述第一传送门晶体管区I的N区凹槽135的传送门外延层131侧壁表面具有向远离所述第二鳍部120方向突出的顶角，高于所述第二传送门晶体管区II的N区凹槽135的传送门外延层131侧壁表面具有向远离所述第三鳍部130方向突出的顶角。在其他实施例中，所述传送门外延层顶部还可以与所述N区凹槽顶部齐平。
结合参考图10和图11所示，图10是基于图8的示意图，图11是基于图9的立体图(未示出N区掩膜层和第二图形层)，形成覆盖所述第一传送门晶体管区I栅极结构102另一侧(如图4中区域C2所示)的传送门掺杂区和第二传送门晶体管区II的第二图形层230，暴露出所述第一传送门晶体管区I栅极结构102一侧(如图4中区域C1所示)第二鳍部120顶部上的N区掩膜层300；以所述第二图形层230为掩膜，对所述第一传送门晶体管区I栅极结构102一侧的第二鳍部120进行离子掺杂125，在所述第二鳍部120内形成传送门掺杂区(如图11中区域G所示)。
本实施例中，所述第二图形层230还覆盖所述栅极结构102以及隔离结构101，所述第二图形层230还可以覆盖所述第一传送门晶体管区I中不期望被暴露的区域。
所述第一传送门晶体管区I为NMOS区域，因此对所述第一传送门晶体管区I栅极结构102一侧的第二鳍部120进行离子掺杂125的步骤中，掺杂离子为N型离子。
具体地，采用离子掺杂125的非外延层方式形成所述传送门掺杂区的步骤包括：对所述第一传送门晶体管区I栅极结构102一侧的第二鳍部120进行N型离子注入工艺。
所述N型离子注入工艺的参数根据工艺需求而定。本实施例中，所述N型离子注入工艺的参数包括：注入的离子为P离子和As离子，注入的离子能量为1KeV至4KeV，P离子的注入剂量为1E15atom/cm2至2E15atom/cm2，As离子的注入剂量为1E15atom/cm2至4E15atom/cm2。
本实施例中，在传送门晶体管区栅极结构两侧的鳍部内形成传送门掺杂区的步骤中，至少一侧的传送门掺杂区采用对鳍部进行离子掺杂的非外延层方式形成，也就是说，至少所述传送门晶体管区栅极结构一侧的鳍部内未形成传送门外延层(EPI)。由于所述传送门外延层有利于降低后续金属硅化物与所述传送门掺杂区的接触电阻，因此本发明在形成所述传送门掺杂区的步骤中，至少一侧的传送门掺杂区采用对鳍部进行离子掺杂的非外延层方式形成，以增加后续金属硅化物与所述传送门掺杂区的接触电阻，从而使得所形成传送门晶体管的开态电流(Ion)减小；由于SRAM的贝塔比(beta ratio)与传送门晶体管的开态电流大小成反比，因此本发明所形成半导体结构中SRAM的贝塔比可以得到提高，从而使得SRAM的读取冗余度得到改善，进而提高所形成SRAM的性能，提高半导体器件的整体性能。
相应的，本发明还提供一种半导体结构。结合参考图12和图13，示出了本发明半导体结构一实施例的结构示意图，其中图12是俯视图(仅示意出衬底和鳍部)，图13是图12中区域H的立体图，所述半导体结构包括：
基底，包括衬底400以及位于所述衬底400上分立的鳍部(未标示)，所述衬底400包括传送门晶体管区(如图12中区域H所示)；
横跨所述鳍部的栅极结构402，且所述栅极结构402覆盖部分鳍部顶部表面和侧壁表面；
传送门掺杂区(未标示)，位于所述传送门晶体管区栅极结构402两侧的鳍部内；其中，至少所述栅极结构402一侧的传送门掺杂区为位于所述鳍部内的非外延层掺杂区。
本实施例中，所述基底上的半导体结构为SRAM，因此所述衬底400还包括下拉晶体管区(如图12中区域I所示)和上拉晶体管区(未标示)。
本实施例中，所述SRAM为鳍式场效应管，所述上拉晶体管区为PMOS区域，所述下拉晶体管区和传送门晶体管区为NMOS区域。
所述传送门晶体管区衬底400上具有传送门晶体管，所述下拉晶体管区衬底400上具有下拉晶体管，所述上拉晶体管区衬底400上具有上拉晶体管。
需要说明的是，本实施例中，所述传送门晶体管和下拉晶体管位于同一鳍部上，因此所述传送门晶体管区和下拉晶体管区为沿鳍部延伸方向的相邻区域。
还需要说明的是，为了提高SRAM单元区的器件电流，所述传送门晶体管区包括沿垂直于鳍部延伸方向相邻的第一传送门晶体管区I(如图13所示)和第二传送门晶体管区II(如图13所示)。所述第一传送门晶体管区I具有第一传送门晶体管，所述第二传送门晶体管区II具有第二传送门晶体管，且所述第一传送门晶体管和第二传送门晶体管构成并联的传送门晶体管。所述第一传送门晶体管区I和第二传送门晶体管区II为NMOS区域。
因此，本实施例中，所述第一传送门晶体管区I的衬底400上具有鳍部，所述第二传送门晶体管区II的衬底400上也具有鳍部。
本实施例中，位于所述上拉晶体管区衬底400上的鳍部为第一鳍部410，位于所述第一传送门晶体管区I衬底400上的鳍部为第二鳍部420，位于所述第二传送门晶体管区II衬底400上的鳍部为第三鳍部430。
由于所述传送门晶体管和下拉晶体管位于同一鳍部上，因此所述下拉晶体管区也包括沿垂直于鳍部延伸方向相邻的第一下拉晶体管区(未标示)和第二下拉晶体管区(未标示)。所述第一下拉晶体管区衬底400上具有第一下拉晶体管，所述第二下拉晶体管区衬底400上具有第二下拉晶体管，且所述第一下拉晶体管和第二下拉晶体管构成并联的下拉晶体管。所述第一下拉晶体管区和第二下拉晶体管区为NMOS区域。
本实施例中，沿鳍部延伸方向上，所述第二鳍部420横跨所述第一传送门晶体管区I和第一下拉晶体管区，所述第三鳍部430横跨所述第二传送门晶体管区II和第二下拉晶体管区。
本实施例中，所述衬底400为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底、玻璃基底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。
所述鳍部的材料与所述衬底400的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部410、第二鳍部420和第三鳍部430的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述半导体结构还包括：位于相邻所述鳍部之间衬底400上的隔离结构401，所述隔离结构401覆盖所述鳍部的部分侧壁，且所述隔离结构401的顶部低于所述鳍部的顶部。
所述隔离结构401作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构401的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述上拉晶体管区、传送门晶体管区和下拉晶体管区的鳍部上均具有所述栅极结构402。具体的，位于所述上拉晶体管区的栅极结构402横跨所述第一鳍部410，且覆盖所述第一鳍部410的部分顶部表面和侧壁表面；位于所述第一传送门晶体管区I和第一下拉晶体管区(未标示)的栅极结构402横跨所述第二鳍部420，且覆盖所述第二鳍部420的部分顶部表面和侧壁表面；位于所述第二传送门晶体管区II和第二下拉晶体管区(未标示)的栅极结构402横跨所述第三鳍部430，且覆盖所述第三鳍部430的部分顶部表面和侧壁表面。
所述栅极结构402包括栅介质层以及位于栅介质层表面的栅电极层，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
本实施例中，至少所述栅极结构402一侧的传送门掺杂区为位于所述鳍部内的非外延层掺杂区，也就是说，至少所述传送门晶体管区栅极结构402一侧的鳍部内不具有外延层(EPI)，从而可以降低金属硅化物与传送门掺杂区的接触电阻，进而降低所述传送门晶体管的开态电流。
还需要说明的是，为了避免出现所述传送门晶体管开态电流过小的问题，本实施例中，仅位于所述传送门晶体管区栅极结构402一侧鳍部内的传送门掺杂区为非外延层掺杂区。相应的，位于所述传送门晶体管区栅极结构402另一侧鳍部内的传送门掺杂区为外延层掺杂区，即所述传送门晶体管区栅极结构402另一侧的鳍部内具有外延层。
由于所述传送门晶体管区包括沿垂直于鳍部延伸方向相邻的第一传送门晶体管区I和第二传送门晶体管区II，因此本实施例中，以位于所述第一传送门晶体管区I栅极结构402一侧第二鳍部420内的传送门掺杂区为非外延掺杂区(如图13中区域J所示)，位于所述第一传送门晶体管区I栅极结构402另一侧第二鳍部420内、以及位于所述第二传送门晶体管区II栅极结构402两侧第三鳍部430内的传送门掺杂区为外延层掺杂区为例进行说明。
因此，所述第一传送门晶体管区I栅极结构402另一侧的第二鳍部420内、以及位于所述第二传送门晶体管区II栅极结构402两侧的第三鳍部430内具有传送门外延层431。所述传送门外延层431的材料可以为Si或SiC。
本实施例中，所述第一传送门晶体管区I和第二传送门晶体管区II为NMOS区域，因此所述传送门掺杂区内具有N型离子。具体地，为外延层掺杂区的所述传送门掺杂区材料为SiP。
为外延层掺杂区的所述传送门掺杂区的离子浓度根据工艺需求而定。本实施例中，所述传送门掺杂区的P离子浓度为1E20atom/cm3至2E21atom/cm3。
本实施例中，非外延掺杂区的所述传送门掺杂区的掺杂离子为P离子和As离子。
非外延掺杂区的所述传送门掺杂区的离子浓度根据工艺需求而定。本实施例中，所述传送门掺杂区中P的注入剂量为1E15atom/cm2至2E15atom/cm2，As的注入剂量为1E15atom/cm2至4E15atom/cm2。
本实施例所示半导体结构包括位于所述传送门晶体管区栅极结构两侧的鳍部内的传送门掺杂区，且至少所述栅极结构一侧的传送门掺杂区为位于所述鳍部内的非外延层掺杂区，也就是说，至少所述传送门晶体管区栅极结构一侧的鳍部内不具有传送门外延层(EPI)。由于所述传送门外延层有利于降低半导体结构中金属硅化物与所述传送门掺杂区的接触电阻，因此本发明通过使得至少所述栅极结构一侧的传送门掺杂区为位于所述鳍部内的非外延层掺杂区，以增加所述金属硅化物与所述传送门掺杂区的接触电阻，从而使得所述传送门晶体管的开态电流减小；由于SRAM的贝塔比与传送门晶体管的开态电流大小成反比，因此本发明所述半导体结构中SRAM的贝塔比可以得到提高，从而使得SRAM的读取冗余度得到改善，进而提高所述半导体结构中SRAM的性能，提高半导体器件的整体性能。
相应的，本发明还提供一种SRAM，所述SRAM包括前述实施例所述的半导体结构。
由于所述SRAM中，至少栅极结构一侧的传送门掺杂区为位于所述鳍部内的非外延层掺杂区，也就是说，至少栅极结构一侧的鳍部内不具有外延层，因此所述SRAM中传送门晶体管的开态电流较小，而SRAM的贝塔比与传送门晶体管的开态电流大小成反比，因此本发明所述SRAM的贝塔比可以得到提高，从而使得SRAM的读取冗余度得到改善。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括传送门晶体管区；
形成横跨所述鳍部的栅极结构，且所述栅极结构覆盖部分鳍部顶部表面和侧壁表面；
在所述传送门晶体管区栅极结构两侧的鳍部内形成传送门掺杂区，且至少一侧的传送门掺杂区采用对所述鳍部进行离子掺杂的非外延层方式形成；
提供基底的步骤中，所述传送门晶体管区包括沿垂直于鳍部延伸方向相邻的第一传送门晶体管区和第二传送门晶体管区；
形成栅极结构的步骤中，位于所述第一传送门晶体管区的栅极结构横跨所述第一传送门晶体管区的鳍部，位于所述第二传送门晶体管区的栅极结构横跨所述第二传送门晶体管区的鳍部；
在所述传送门晶体管区栅极结构两侧的鳍部内形成传送门掺杂区的步骤中，在所述第一传送门晶体管区栅极结构两侧的鳍部内、以及所述第二传送门晶体管区栅极结构两侧的鳍部内形成所述传送门掺杂区，且仅所述第一传送门晶体管区栅极结构一侧的传送门掺杂区采用对鳍部进行离子掺杂的非外延层方式形成；
采用外延层方式，在所述第一传送门晶体管区栅极结构另一侧的鳍部内、以及所述第二传送门晶体管区栅极结构两侧的鳍部内形成传送门掺杂区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述传送门晶体管区为NMOS区域；
所述传送门掺杂区的掺杂离子为N型离子。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用对所述鳍部进行离子掺杂的非外延层方式形成所述传送门掺杂区的步骤包括：至少对所述第一传送门晶体管区栅极结构一侧的鳍部进行N型离子注入工艺。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述N型离子注入工艺的参数包括：注入的离子为P离子和As离子，注入的离子能量为1KeV至4KeV，P离子的注入剂量为1E15atom/cm2至2E15atom/cm2，As离子的注入剂量为1E15atom/cm2至4E15atom/cm2。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一传送门晶体管区栅极结构另一侧的鳍部内形成所述传送门掺杂区的工艺为原位掺杂的选择性外延工艺；
在所述第一传送门晶体管区栅极结构另一侧的鳍部内形成所述传送门掺杂区的步骤包括：在所述第一传送门晶体管区栅极结构另一侧的鳍部内形成传送门外延层，且在形成所述传送门外延层的工艺过程中原位自掺杂N型离子。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，在所述第一传送门晶体管区栅极结构另一侧的鳍部内形成所述传送门掺杂区的步骤中，所述传送门掺杂区的材料为掺杂有P离子的Si，所述传送门掺杂区的P离子浓度为1E20atom/cm3至2E21atom/cm3。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成横跨所述鳍部的栅极结构后，在所述第一传送门晶体管区栅极结构两侧的鳍部内、以及所述第二传送门晶体管区栅极结构两侧的鳍部内形成所述传送门掺杂区之前，所述形成方法还包括：在所述传送门晶体管区鳍部的顶部和侧壁上形成N区掩膜层；
采用外延层方式，在所述第一传送门晶体管区栅极结构另一侧的鳍部内、以及所述第二传送门晶体管区栅极结构两侧的鳍部内形成传送门掺杂区的步骤包括：刻蚀位于所述第一传送门晶体管区栅极结构另一侧的鳍部顶部上、以及所述第二传送门晶体管区栅极结构两侧的鳍部顶部上的N区掩膜层，暴露出所述第一传送门晶体管区栅极结构另一侧鳍部的顶部表面、以及所述第二传送门晶体管区栅极结构两侧鳍部的顶部表面，且还刻蚀所述第一传送门晶体管区和第二传送门晶体管区部分厚度的鳍部，在所述第一传送门晶体管区栅极结构另一侧的鳍部内、以及所述第二传送门晶体管区栅极结构两侧的鳍部内形成N区凹槽；在所述N区凹槽内形成传送门外延层；在所述传送门外延层内形成所述传送门掺杂区。
8.一种半导体结构，其特征在于，包括：
基底，包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括传送门晶体管区；
横跨所述鳍部的栅极结构，且所述栅极结构覆盖部分鳍部顶部表面和侧壁表面；
传送门掺杂区，位于所述传送门晶体管区栅极结构两侧的鳍部内；
其中，至少所述栅极结构一侧的传送门掺杂区为位于所述鳍部内的非外延层掺杂区；
所述传送门晶体管区包括沿垂直于鳍部延伸方向相邻的第一传送门晶体管区和第二传送门晶体管区；
位于所述第一传送门晶体管区的栅极结构横跨所述第一传送门晶体管区的鳍部，位于所述第二传送门晶体管区的栅极结构横跨所述第二传送门晶体管区的鳍部；
位于所述第一传送门晶体管区栅极结构一侧鳍部内的传送门掺杂区为非外延掺杂区；
位于所述第一传送门晶体管区栅极结构另一侧鳍部内、以及位于所述第二传送门晶体管区栅极结构两侧鳍部内的传送门掺杂区为外延层掺杂区。
9.如权利要求8所述的半导体结构，其特征在于，所述传送门晶体管区为NMOS区域；
所述传送门掺杂区内具有N型离子。
10.如权利要求8所述的半导体结构，其特征在于，为非外延掺杂区的所述传送门掺杂区的掺杂离子为P离子和As离子，P的注入剂量为1E15atom/cm2至2E15atom/cm2，As离子的注入剂量为1E15atom/cm2至4E15atom/cm2。
11.如权利要求8所述的半导体结构，其特征在于，为外延层掺杂区的所述传送门掺杂区材料为SiP，所述传送门掺杂区的P离子浓度为1E20atom/cm3至2E21atom/cm3。
12.一种SRAM，其特征在于，包括如权利要求8至11任一项权利要求所述的半导体结构。
CN201611065220.8A 2016-11-28 2016-11-28 半导体结构及其形成方法、以及sram Active CN108122973B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201611065220.8A CN108122973B (zh) 2016-11-28 2016-11-28 半导体结构及其形成方法、以及sram
US15/811,146 US10685965B2 (en) 2016-11-28 2017-11-13 Semiconductor structure, static random access memory and fabrication method thereof
EP17202701.3A EP3327776A3 (en) 2016-11-28 2017-11-21 Semiconductor structure, static random access memory and fabrication method thereof
US16/870,044 US11393829B2 (en) 2016-11-28 2020-05-08 Semiconductor structure, static random access memory and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611065220.8A CN108122973B (zh) 2016-11-28 2016-11-28 半导体结构及其形成方法、以及sram

Publications (2)

Publication Number Publication Date
CN108122973A CN108122973A (zh) 2018-06-05
CN108122973B true CN108122973B (zh) 2020-06-09

Family

ID=60450434

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611065220.8A Active CN108122973B (zh) 2016-11-28 2016-11-28 半导体结构及其形成方法、以及sram

Country Status (3)

Country Link
US (2) US10685965B2 (zh)
EP (1) EP3327776A3 (zh)
CN (1) CN108122973B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122976B (zh) * 2016-11-29 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
CN108695382B (zh) * 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US11164746B2 (en) * 2018-06-26 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and a semiconductor device
CN111128880B (zh) * 2018-10-31 2022-12-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11552169B2 (en) * 2019-03-27 2023-01-10 Intel Corporation Source or drain structures with phosphorous and arsenic co-dopants

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684317A (en) * 1994-07-30 1997-11-04 L.G. Electronics Inc. MOS transistor and method of manufacturing thereof
CN101002328A (zh) * 2004-08-24 2007-07-18 飞思卡尔半导体公司 用于不对称半导体器件性能增强的方法和设备
CN103515434A (zh) * 2012-06-26 2014-01-15 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法、sram存储单元电路
CN104576536A (zh) * 2013-10-10 2015-04-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6576521B1 (en) 1998-04-07 2003-06-10 Agere Systems Inc. Method of forming semiconductor device with LDD structure
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7449373B2 (en) 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices
US7964465B2 (en) 2008-04-17 2011-06-21 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
US8283231B2 (en) 2008-06-11 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. finFET drive strength modification
US8557692B2 (en) 2010-01-12 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET LDD and source drain implant technique
US8637930B2 (en) * 2011-10-13 2014-01-28 International Business Machines Company FinFET parasitic capacitance reduction using air gap
US8664060B2 (en) * 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
US9231106B2 (en) 2013-03-08 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with an asymmetric source/drain structure and method of making same
US9391171B2 (en) * 2014-01-24 2016-07-12 International Business Machines Corporation Fin field effect transistor including a strained epitaxial semiconductor shell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684317A (en) * 1994-07-30 1997-11-04 L.G. Electronics Inc. MOS transistor and method of manufacturing thereof
CN101002328A (zh) * 2004-08-24 2007-07-18 飞思卡尔半导体公司 用于不对称半导体器件性能增强的方法和设备
CN103515434A (zh) * 2012-06-26 2014-01-15 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法、sram存储单元电路
CN104576536A (zh) * 2013-10-10 2015-04-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置

Also Published As

Publication number Publication date
US20200266201A1 (en) 2020-08-20
EP3327776A3 (en) 2018-08-22
US11393829B2 (en) 2022-07-19
CN108122973A (zh) 2018-06-05
US20180151572A1 (en) 2018-05-31
US10685965B2 (en) 2020-06-16
EP3327776A2 (en) 2018-05-30

Similar Documents

Publication Publication Date Title
TWI622129B (zh) 半導體結構及其製造方法
US10177146B2 (en) Semiconductor structure with improved punch-through and fabrication method thereof
CN108122973B (zh) 半导体结构及其形成方法、以及sram
CN108122976B (zh) 半导体结构及其形成方法、以及sram
US9583592B2 (en) Methods of manufacturing semiconductor devices
US11508735B2 (en) Cell manufacturing
TWI667698B (zh) 半導體元件及其形成方法
CN104517901B (zh) Cmos晶体管的形成方法
US20150091079A1 (en) Non-volatile memory (nvm) and high-k and metal gate integration using gate-first methodology
US12009428B2 (en) Semiconductor device and method
US9373698B2 (en) Methods of manufacturing semiconductor devices and electronic devices
CN106847755B (zh) 改善sram性能的方法
CN108010846B (zh) 用于改善短沟道效应的方法以及半导体结构
CN114256336A (zh) 一种半导体器件及其制造方法
CN104143530B (zh) 晶体管及其制作方法
CN104465377A (zh) Pmos晶体管及其形成方法
CN111200011B (zh) 半导体器件及其形成方法
CN112397389B (zh) 半导体器件及其形成方法
CN112652578B (zh) 半导体结构的形成方法、晶体管
CN110534432B (zh) 半导体器件及其形成方法
CN110581133B (zh) 一种半导体结构及其形成方法、以及sram
CN109300898B (zh) Sram存储器及其形成方法
CN114649331A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant