KR20110120695A - 반도체 소자 - Google Patents

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이병찬
강성관
박금석
신유균
이선길
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Abstract

전기적 특성이 향상된 트랜지스터를 포함하는 반도체 소자를 개시한다. 본 발명에 따른 반도체 소자는 소자 분리층에 의하여 정의되는 활성 영역들을 포함하는 반도체 기판, 활성 영역들과 교차하도록 배열되는 게이트 라인 구조체, 게이트 라인 구조체의 측면의 일부분과 접하도록, 반도체 기판 상에 형성되는 버퍼 절연층, 버퍼 절연층 상에 형성되는 콘택 식각 정지층 및 버퍼 절연층 및 콘택 식각 정지층을 관통하여, 활성 영역과 연결되는 콘택 플러그를 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 구체적으로는 전기적 특성이 향상된 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 고집적화 및 고성능화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 그러나 반도체 소자의 고집적화에 따라 반도체 소자에 포함되는 트랜지스터의 사이즈도 축소되고, 그에 따른 전기적 특성의 저하도 야기되고 있다.
본 발명의 기술적 과제는 상기한 종래의 문제점을 해결하기 위한 것으로, 전기적 특성이 향상된 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명에 따른 반도체 소자는 소자 분리층에 의하여 정의되는 활성 영역들을 포함하는 반도체 기판, 상기 활성 영역들과 교차하도록 배열되는 게이트 라인 구조체, 상기 게이트 라인 구조체의 측면의 일부분과 접하도록, 상기 반도체 기판 상에 형성되는 버퍼 절연층, 상기 버퍼 절연층 상에 형성되는 콘택 식각 정지층 및 상기 버퍼 절연층 및 상기 콘택 식각 정지층을 관통하여, 상기 활성 영역과 연결되는 콘택 플러그를 포함한다.
상기 콘택 식각 정지층은 상기 게이트 라인 구조체를 덮도록 형성될 수 있다.
상기 버퍼 절연층은 상기 게이트 라인 구조체의 측면의 하단 일부분과 접할 수 있다.
상기 게이트 라인 구조체는, 도전성 게이트 라인, 상기 도전성 게이트 라인 상에 형성된 캐핑층 및 상기 도전성 게이트 라인 및 상기 캐핑층의 측면을 덮는 스페이서층을 포함할 수 있다.
상기 버퍼 절연층은, 상기 스페이서층의 측면의 일부분과 접할 수 있다.
상기 버퍼 절연층은, 상기 스페이서층의 측면의 하단 일부분과 접할 수 있다.
상기 콘택 식각 정지층은, 상기 캐핑층 및 상기 스페이서층 상에 형성될 수 있다.
상기 콘택 식각 정지층은 상기 활성 영역의 상면보다 높은 하면을 가질 수 있다.
상기 버퍼 절연층의 상면은 상기 활성 영역의 상면보다 높을 수 있다.
상기 버퍼 절연층 중 상기 소자 분리층 상에 형성된 부분은, 상기 활성 영역의 상면보다 낮은 하면을 가질 수 있다.
상기 반도체 기판은 소자 분리층이 형성되는 트렌치를 포함하며, 상기 소자 분리층은 상기 트렌치의 내면을 순차적으로 덮는 트렌치 버퍼 산화층 및 트렌치 라이너 질화층 그리고 상기 트렌치를 채우는 매립 산화층을 포함할 수 있다.
상기 트렌치 라이너 질화층과 상기 콘택 식각 정지층은 상기 버퍼 절연층을 사이에 두고 서로 이격되어 있는 것을 특징으로 하는 반도체 소자.
상기 버퍼 절연층은 상기 콘택 식각 정지층보다 같은 두께를 가질 수 있다.
상기 버퍼 절연층의 두께는 상기 콘택 식각 정지층의 두께보다 큰 값을 가질 수 있다.
상기 콘택 식각 정지층을 덮는 층간 절연층을 더 포함하며, 상기 콘택 플러그는 상기 층간 절연층을 관통하여, 상기 활성 영역과 연결될 수 있다.
상기 층간 절연층의 상면은 상기 게이트 라인 구조체의 상면보다 높을 수 있다.
상기 버퍼 절연층은 산화물로 이루어질 수 있다.
상기 콘택 식각 정지층은 질화물로 이루어질 수 있다.
본 발명에 따른 반도체 소자는 n형 트랜지스터가 형성되는 n형 영역과 p형 트랜지스터가 형성되는 p형 영역을 포함하고, 소자 분리층에 의하여 정의되는 활성 영역들을 포함하는 반도체 기판, 상기 활성 영역들과 교차하도록 배열되는 게이트 라인 구조체, 상기 반도체 기판의 상기 p형 영역 상에 형성되며, 상기 게이트 라인 구조체의 측면의 일부분과 접하는 버퍼 절연층, 상기 버퍼 절연층을 덮도록, 상기 반도체 기판 및 상기 게이트 라인 구조체 상에 형성되는 콘택 식각 정지층 및 상기 콘택 식각 정지층을 관통하여, 상기 활성 영역과 연결되며 상기 p형 영역 상과 상기 n형 영역 상에 각각 형성되는 콘택 플러그를 포함한다.
상기 p형 영역 상에 형성된 상기 콘택 플러그는, 상기 콘택 식각 정지층 및 상기 버퍼 절연층을 관통하여 상기 활성 영역과 연결될 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 열전자에 기인한 반도체 소자의 전기적 특성의 저하를 방지하여, 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위하여 트렌치를 형성한 단계를 나타내는 평면도이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위하여 트렌치를 형성한 단계를 나타내는 단면도이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 절연 물질층을 형성하는 단계를 나타내는 단면도이다.
도 4는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 소자 분리층을 형성하는 단계를 나타내는 단면도이다.
도 5는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 게이트 라인 구조체를 형성하는 단계를 나타내는 평면도이다.
도 6은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 게이트 구조체를 형성하는 단계를 나타내는 단면도이다.
도 7은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 게이트 구조체를 형성하는 단계를 나타내는 다른 단면도이다.
도 8은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 버퍼 절연층을 형성하는 단계를 나타내는 단면도이다.
도 9는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 버퍼 절연층을 형성하는 단계를 나타내는 다른 단면도이다.
도 10은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 콘택 식각 정지층을 형성하는 단계를 나타내는 단면도이다.
도 11은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 콘택 식각 정지층을 형성하는 단계를 나타내는 다른 단면도이다.
도 12는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 콘택 플러그를 형성한 단계를 나타내는 평면도이다.
도 13은 본 발명의 실시 예에 따른 실시 예에 따른 반도체 소자를 제조하기 위한 콘택 플러그를 형성한 단계를 나타내는 단면도이다.
도 14는 본 발명의 실시 예에 따른 반도체 소자를 나타내는 단면도이다.
도 15는 본 발명의 실시 예에 따른 반도체 소자의 전기적 특성을 나타내는 그래프이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자의 전기적 특성을 나타내는 다른 그래프이다.
도 17은 본 발명의 실시 예에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 18은 본 발명의 실시 예에 따른 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 19는 본 발명의 실시 예에 따른 반도체 소자를 포함하는 시스템의 개략도이다.
<도면에 주요부분에 대한 설명>
100 : 반도체 기판, 110 : 활성 영역, 120 : 트렌치, 200 : 소자 분리막, 210 : 트렌치 버퍼 산화층, 220 : 트렌치 라이너 질화층, 230 : 매립 산화층, 300 : 게이트 라인 구조체, 400 : 버퍼 절연층, 500 : 콘택 식각 정지층, 600 : 층간 절연층, 650 : 콘택 홀, 700 : 콘택 플러그
다음에, 본 발명의 기술적 사상에 의한 실시 예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나 본 발명의 기술적 사상에 의한 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 기술적 사상에 의한 실시 예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 첨부 도면들에서, 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 첨부 도면에서의 다양한 요소들과 영역들은 개략적으로 그려진 것이다. 따라서 본 발명은 첨부 도면들에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위하여 트렌치를 형성한 단계를 나타내는 평면도이다.
도 1을 참조하면, 반도체 기판(100)에 트렌치(120)를 형성하여 활성 영역(110)들을 정의할 수 있다. 트렌치(120)를 형성하기 위하여 활성 영역(110)을 덮는 마스크 패턴(미도시)을 형성할 수 있다. 상기 마스크 패턴을 식각 마스크로 반도체 기판(100)의 일부분을 제거하여 트렌치(120)를 형성할 수 있다. 상기 마스크 패턴은 예를 들면 질화물을 포함할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위하여 트렌치를 형성한 단계를 나타내는 단면도이다. 구체적으로 도 2는, 도 1의 II-II를 따라 절단한 단면이다.
도 2를 참조하면, 반도체 기판(100)에 형성된 트렌치(120)에 의하여 활성 영역(110)이 정의된다. 활성 영역(110)은 트렌치(120)에 의하여 정의된 반도체 기판(100)의 상면 및 상면에 인접한 부분들을 의미한다. 트렌치(120)에는 후술할 소자 분리층이 형성될 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 절연 물질층을 형성하는 단계를 나타내는 단면도이다.
도 3을 참조하면, 트렌치(120) 내면을 포함한 반도체 기판(100) 상에 제1 산화층(210a), 라이너 질화층(220a) 및 제2 산화층(230a)을 포함하는 절연 물질층(200a)을 형성할 수 있다. 제1 산화층(210a) 및 라이너 질화층(220a)은 트렌치(120)의 내면, 즉 측면 및 바닥면을 모두 덮도록 형성할 수 있다. 제2 산화층(230a)은 적어도 트렌치(120)를 모두 채우도록 형성할 수 있다. 또한 절연 물질층(200a)은 제1 산화층(210a) 또는 라이너 질화층(220a) 중 적어도 하나는 포함하지 않도록 형성될 수 있다.
도 2에서 설명한 상기 마스크 패턴이 형성되어 있는 경우, 제1 산화층(210a)은 트렌치(120) 내면에만 형성하고, 상기 마스크 패턴 상에는 형성하지 않도록 할 수 있다. 이 경우, 상기 마스크 패턴의 두께에 비하여 라이너 질화층(220a)은 상대적으로 얇은 두께로 형성될 수 있기 때문에, 상기 마스크 패턴 상에 형성된 라이너 질화층(220a)의 부분들은 상기 마스크 패턴의 일부처럼 취급될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 소자 분리층을 형성하는 단계를 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 절연 물질층(200a)을 일부 제거하여 소자 분리층(200)을 형성한다. 소자 분리층(200)을 형성하기 위하여 화학적 기계적 평탄화(CMP) 방법을 이용할 수 있다. 도 2에서 설명한 상기 마스크 패턴이 형성되어 있는 경우, 상기 마스크 패턴을 식각 정지막으로 하여 절연 물질층(200a)을 일부 제거하여 소자 분리층(200)을 형성할 수 있다. 이 경우, 소자 분리층(200)을 형성한 후 상기 마스크 패턴을 제거한 경우, 소자 분리층(200)의 상면은 활성 영역(110)의 상면보다 높도록 형성될 수 있다.
절연 물질층(200a)의 제1 산화층(210a), 라이너 질화층(220a) 및 제2 산화층(230a)은 각각 소자 분리층(200)에서 트렌치 버퍼 산화층(210), 트렌치 라이너 질화층(220) 및 매립 산화층(230)이 될 수 있다. 따라서 트렌치(120)에는 소자 분리층(200)이 형성되며, 트렌치 버퍼 산화층(210) 및 트렌치 라이너 질화층(220)은 트렌치(120)의 내면을 순차적으로 덮을 수 있다. 또한 매립 산화층(230)에 의하여 트렌치(120)는 모두 채워질 수 있다.
결과적으로 활성 영역(110)은 소자 분리층(200)에 의하여 정의될 수 있다. 즉, 소자 분리층(200)이 형성되지 않은 부분에서 노출되는 반도체 기판(100) 부분이 활성 영역(110)으로 정의될 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 게이트 라인 구조체를 형성하는 단계를 나타내는 평면도이다.
도 5를 참조하면, 게이트 라인 구조체(300)는 복수의 활성 영역(100)들과 교차하도록 반도체 기판(100) 상에 배열될 수 있다. 또한 게이트 라인 구조체(300)의 형성 전에 활성 영역(100) 상에 게이트 절연막(미도시)을 형성하여, 활성 영역(100)과 게이트 라인 구조체(300) 사이에 상기 게이트 절연막이 배치되도록 할 수 있다.
도 6은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 게이트 구조체를 형성하는 단계를 나타내는 단면도이다. 구체적으로 도 6은 도 5의 VI-VI을 따라 절단한 단면이다.
도 5 및 도 6을 참조하면, 게이트 라인 구조체(300)는 활성 영역(100) 상에 뿐만 아니라 매립 산화층(230) 상으로도 연장되도록 형성될 수 있다. 게이트 라인 구조체(300)는 도전성 게이트 라인(310), 캐핑층(320) 및 스페이서층(330)을 포함할 수 있다. 도전성 게이트 라인(310)은 금속 또는 도핑된 폴리실리콘 등으로 이루어질 수 있다. 캐핑층(320)은 질화물과 같은 절연물로 형성될 수 있다. 또한 스페이서층(330)은 질화물 또는 산화물과 같은 절연물로 형성될 수 있다.
스페이서층(330)은 도시된 것과 같이 단일층으로 형성될 수도 있으나, 질화물과 산화물의 다층 구조를 가질 수 있다. 예를 들면, 스페이스층(330)은 산화물층을 적어도 2개의 질화물 층이 감싸는 구조를 가질 수 있다.
스페이서층(330)은 반도체 기판(100) 상을 덮는 예비 스페이서 물질층(미도시)을 형성한 후, 에치백(etch-back) 공정 등을 통하여 도전성 게이트 라인(310) 및 캐핑층(320)의 측면에 형성된 부분을 잔류하도록 하여 형성할 수 있다. 즉, 스페이스층(330)은 도전성 게이트 라인(310) 및 캐핑층(320)의 측면을 덮도록 형성될 수 있다.
도 4에서 보인 소자 분리층(200)을 처음 형성한 이후, 또는 게이트 라인 구조체(300)를 형성한 이후에 수행될 수 있는 여러 가지 공정 등을 통하여, 소자 분리층(200)은 처음 형성한 때에 비하여 손실이 발생할 수 있다. 예를 들면, 여러 가지의 세정 공정, 이온 주입 공정 또는 계면 특성 개선을 위한 희생층의 사용 등의 공정에 의하여 소자 분리층(200)의 상면에 인접한 부분들은 일부분의 손실이 발생할 수 있다. 이와 같이 소자 분리층(200)에 손실이 발생한 경우, 소자 분리층(200)의 상면은 활성 영역(110)의 상면보다 낮아질 수 있다. 또는 소자 분리층(200) 중 게이트 라인 구조체(300)에 의하여 덮여져 있지 않은 부분들은 게이트 라인 구조체(300)에 의하여 덮여져 있는 부분들보다 낮은 상면을 가질 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 게이트 구조체를 형성하는 단계를 나타내는 다른 단면도이다. 구체적으로 도 7은 도 5의 VII-VII을 따라 절단한 단면을 확대하여 나타낸 것이다.
도 7을 참조하면, 소자 분리층(200) 중 트렌치 버퍼 산화층(210) 및 매립 산화층(230)은 트렌치 라이너 질화층(220)의 상면보다 낮은 상면을 가질 수 있다. 이 단계까지의 공정에서 소자 분리층(200)의 손실이 질화물보다는 산화물이 더 클 경우, 트렌치 버퍼 산화층(210) 및 매립 산화층(230)이 트렌치 라이너 질화층(220)의 상면보다 낮은 상면을 가질 수 있다.
또는 소자 분리층(200)은 활성 영역(110)의 상면보다 낮은 상면을 가질 수 있다. 특히 트렌치 버퍼 산화층(210) 및 매립 산화층(230)은 활성 영역(110)의 상면보다 낮은 상면을 가질 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 버퍼 절연층을 형성하는 단계를 나타내는 단면도이다. 구체적으로 도 8은 버퍼 절연층을 형성한 후, 도 5의 VI-VI과 동일한 위치를 따라 절단한 단면이다.
도 8을 참조하면, 반도체 기판(100) 상에 버퍼 절연층(400)을 형성한다. 버퍼 절연층(400)은 예를 들면, 산화물로 이루어질 수 있다. 버퍼 절연층(400)은 게이트 라인 구조체(300)가 노출되도록 형성할 수 있다. 구체적으로, 버퍼 절연층(400)은 게이트 라인 구조체(300)의 측면의 일부분에만 접하도록, 게이트 라인 구조체(300)에 의하여 가려지지 않은 반도체 기판(100) 상의 부분에 형성할 수 있다. 이 경우 버퍼 절연층(400)은 게이트 라인 구조체(300)의 측면 하단의 일부분에만 접하도록 형성될 수 있다. 버퍼 절연층(400)은 예비 버퍼층을 반도체 기판(100) 전면에 형성한 후, 게이트 라인 구조체(300)를 노출시키도록 상기 예비 버퍼층을 일부 제거하여 형성할 수 있다.
또는 버퍼 절연층(400)은 반도체 기판(100) 또는 소자 분리막(200) 상에 선택적으로 형성할 수 있다. 예를 들어, 반도체 기판(100)이 실리콘으로 이루어지고, 소자 분리막(200) 중 트렌치 버퍼 산화층(210)과 매립 산화층(230)이 실리콘 산화물로 이루어진 경우, 실리콘과 실리콘 산화물 상에 선택적으로 버퍼 절연층(400)을 형성할 수 있다. 이 경우, 게이트 라인 구조체(300)의 표면, 즉 캐핑층(320)과 스페이서층(330)이 질화물인 경우, 게이트 라인 구조체(300)의 표면 상에는 버퍼 절연층(400)이 형성되지 않도록 할 수 있다. 다만, 실리콘과 실리콘 산화물 상에 형성된 버퍼 절연층(400)이 스페이서층(330)의 측면 하단의 일부분에 접할 수 있다. 이때, 버퍼 절연층(400)이 접하는 스페이서층(330)의 측면은, 스페이서층(330)이 도전성 게이트 라인(310) 및 캐핑층(320)과 접하는 면과 반대되는 면이다. 또한 소자 분리막(200) 중 트렌치 라이너 질화층(220)은 트렌치 버퍼 산화층(210)과 매립 산화층(230) 사이에서 노출되는 간격이 좁기 때문에, 트렌치 버퍼 산화층(210)과 매립 산화층(230) 상에 형성되는 버퍼 절연층(400)에 의하여 모두 덮일 수 있다.
도 9는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 버퍼 절연층을 형성하는 단계를 나타내는 다른 단면도이다. 구체적으로 도 9는 버퍼 절연층을 형성한 후, 도 5의 VII-VII과 동일한 위치를 따라 절단한 단면이다.
도 9를 참조하면, 버퍼 절연층(400)은 반도체 기판(100) 상의 소자 분리막(200) 및 활성 영역(110)을 덮도록 형성될 수 있다. 버퍼 절연층(400)은 소자 분리층(200)의 상면 중 활성 영역(110)의 상면보다 낮은 부분 상에 형성되는 부분도, 활성 영역(110)의 상면보다 높은 상면을 가지도록 형성할 수 있다. 즉, 버퍼 절연층(400)의 상면이 활성 영역(110)의 상면보다 높은 상면을 가질 수 있는 두께로 형성될 수 있다.
또한 소자 분리층(200)에 손실이 발생한 경우, 버퍼 절연층(400) 중 소자 분리층(200) 상에 형성된 부분은 활성 영역(110)의 상면보다 낮은 하면을 가질 수 있다.
도 8 및 도 9를 함께 참조하면, 버퍼 절연층(400)은 반도체 기판(100)의 활성 영역(110) 및 소자 분리막(200) 중에서 게이트 라인 구조체(300)에 의하여 가려지지 않고 노출되는 부분들을 덮도록 형성될 수 있다.
즉 버퍼 절연층(400)은 게이트 라인 구조체(300)의 측면 하단, 즉, 스페이서층(330)의 측면 하단과 활성 영역(100) 및 소자 분리막(200)의 노출된 부분을 덮도록 형성될 수 있다.
도 10은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 콘택 식각 정지층을 형성하는 단계를 나타내는 단면도이다. 구체적으로 도 10는 버퍼 절연층을 형성한 후, 도 5의 VI-VI과 동일한 위치를 따라 절단한 단면이다.
도 10을 참조하면, 반도체 기판(100) 상에 콘택 식각 정지층(500)을 형성한다. 콘택 식각 정지층(500)은 버퍼 절연층(400)을 덮도록 형성될 수 있다. 콘택 식각 정지층(500)은 질화물로 이루어질 수 있다. 게이트 라인 구조체(300) 중 캐핑층(320)과 스페이서층(330)이 질화물로 이루어진 경우, 동일한 질화물이 추가로 증착되어도 캐피층(320)과 스페이서층(330)의 역할을 함께 할 수 있다. 따라서 콘택 식각 정지층(500)은 버퍼 절연층(400) 및 게이트 라인 구조체(300)를 함께 덮도록 형성될 수 있다.
버퍼 절연층(400)의 두께인 제1 두께(t1)은 콘택 식각 정지층(500)의 두께인 제2 두께(t2)보다 같은 두께를 가지도록 형성할 수 있다. 또는 버퍼 절연층(400)의 두께인 제1 두께(t1)은 콘택 식각 정지층(500)의 두께인 제2 두께(t2)보다 큰 값을 가지도록 형성할 수 있다. 즉, 버퍼 절연층(400)은 콘택 식각 정지층(500)보다 같거나 두껍도록 형성할 수 있다. 버퍼 절연층(400)을 콘택 식각 정지층(500)보다 두껍게 형성하는 경우, 예를 들어 제1 두께(t1)가 제2 두께(t2)의 3배 이상이 되도록 형성할 수 있다.
또한 버퍼 절연층(400)의 상면이 활성 영역(110)의 상면보다 높은 상면을 가지도록 형성하는 경우, 콘택 식각 정지층(500)은 활성 영역(110)의 상면보다 높은 하면을 가지도록 형성될 수 있다.
도 11은 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 콘택 식각 정지층을 형성하는 단계를 나타내는 다른 단면도이다. 구체적으로 도 11은 버퍼 절연층을 형성한 후, 도 5의 VII-VII과 동일한 위치를 따라 절단한 단면이다.
도 11을 참조하면, 버퍼 절연층(400)에 의하여 활성 영역(110)과 콘택 식각 정지층(500) 간의 거리는 멀어질 수 있다. 활성 영역(110)과 콘택 식각 정지층(500)이 가까울 경우, 발생한 열전자(hot electron)들이 활성 영역(110)에 인접한 콘택 식각 정지층(500)에 축적될 수 있으며, 이에 따라 활성 영역(110)의 가장자리 부분에는 축적된 열전자에 기인하여 홀(hole)이 축적될 수 있다. 이와 같이 활성 영역(110)의 가장자리에 축적되는 홀에 의하여 반도체 소자의 전기적 특성을 저하될 수 있다.
그러나, 버퍼 절연층(400)에 의하여 활성 영역(110)과 콘택 식각 정지층(500) 사이의 간격이 커지는 경우, 콘택 식각 정지층(500)에 축적될 수 있는 열전자를 최소화할 수 있기 때문에, 열전자에 기인하는 펀치쓰루(HEIP, Hot Electron Induced Punch-through) 현상을 최소화할 수 있다.
또한 버퍼 절연층(400)에 의하여 트렌치 라이너 질화층(220)과 콘택 식각 정지층(500)은 접하지 않고 이격될 수 있다. 즉, 트렌치 라이너 질화층(220)과 콘택 식각 정지층(500)은 버퍼 절연층(400)을 사이에 두고 서로 이격될 수 있다. 따라서, 트렌치 라이너 질화층(220)에 열전자가 축적되어도, 이 축적된 열전자가 콘택 식각 정지층(500)으로 이동하는 것을 방지할 수 있다.
도 12는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 콘택 플러그를 형성한 단계를 나타내는 평면도이다.
도 12를 참조하면, 콘택 식각 정지층(500)을 덮도록 층간 절연층(600)을 형성한다. 층간 절연층(600)을 관통하는 콘택 홀(650)을 형성한 후 콘택 홀(650)을 채우는 콘택 플러그(700)를 형성할 수 있다.
도 13은 본 발명의 실시 예에 따른 실시 예에 따른 반도체 소자를 제조하기 위한 콘택 플러그를 형성한 단계를 나타내는 단면도이다. 구체적으로 도 13은 도 12의 XIII-XIII을 따라 절단한 단면이다.
도 13을 참조하면, 콘택 홀(650)은 반도체 기판(100)의 활성 영역(110)이 노출되도록 층간 절연층(600), 콘택 식각 정지층(500) 및 버퍼 절연층(400)을 관통하여 형성할 수 있다. 층간 절연층(600)은 게이트 라인 구조체(300)를 덮도록 형성될 수 있다. 즉, 층간 절연층(600)의 상면은 게이트 라인 구조체(300)의 상면보다 높도록 형성될 수 있다. 콘택 홀(650)을 형성하기 위하여, 층간 절연층(600) 상에 마스크층(미도시)을 형성한 후, 콘택 식각 정지층(500)이 노출될 때까지 상기 마스크층을 식각 마스크로 층간 절연층(600)을 식각한다. 그후, 노출된 콘택 식각 정지층(500)의 부분과 그 하부에 있는 버퍼 절연층(400)의 부분을 제거하여 활성 영역(110)을 노출시키는 콘택 홀(650)을 완성할 수 있다.
콘택 홀(650)을 형성한 후, 콘택 홀(650)을 채우며, 층간 절연층(600)을 덮도록 도전물질(미도시)을 형성한다. 상기 도전물질이 형성된 반도체 기판(100)에 에치백 공정을 하여 층간 절연층(600)이 노출되도록 하여 콘택 플러그(700)를 형성할 수 있다. 콘택 플러그(700)는 콘택 홀(650)에 의하여 노출되는 활성 영역(110)에 접할 수 있다. 콘택 플러그(700)의 형성 이전에 노출된 활성 영역(110)의 표면에 실리사이드를 형성하거나, 콘택 홀(650)의 내면과 노출된 활성 영역(110) 상에 배리어 물질층을 형성할 수도 있다.
또한 이전의 단면에서는 도시되지 않았으나, 활성 영역(110)과 게이트 라인 구조체(300) 사이에는 도 5에서 설명한 것과 같이 게이트 절연막(150)이 형성될 수 있다.
도 14는 본 발명의 실시 예에 따른 반도체 소자를 나타내는 단면도이다.
도 14를 참조하면, 반도체 소자는 n형 영역(N)과 p형 영역(P)이 정의된다. n형 영역(N)에는 n형 트랜지스터이 형성될 수 있으며, p형 영역(P)에는 p형 트랜지스터가 형성될 수 있다. p형 영역(II)은 도 13과 동일한 형태를 가질 수 있다.
n형 영역(N)은 p형 영역(P)과 거의 유사하나, 버퍼 절연층(400)이 형성되지 않을 수 있다. p형 영역(P)의 p형 트랜지스터에서 전술한 열전자에 기인하는 펀치쓰루 현상이 심하게 나타날 경우, 이와 같이 버퍼 절연층(400)은 p형 트랜지스터가 형성되는 p형 영역(P)에만 형성할 수 있다. 이 경우, 콘택 플러그(700)는 p형 영역(P)에서는 층간 절연층(600), 콘택 식각 정지층(500) 및 버퍼 절연층(400)을 모두 관통하여 활성 영역(110)과 연결되나, n형 영역(P)에서는 층간 절연층(600)과 콘택 식각 정지층(400)만을 관통하여 활성 영역(110)과 연결될 수 있다.
그러나 n형 영역(P)에도 제조 공정 상의 편리성 또는 n형 트랜지스터의 특성 개선을 위하여 버퍼 절연층(400)을 형성할 수 있다.
도 15는 본 발명의 실시 예에 따른 반도체 소자의 전기적 특성을 나타내는 그래프이다.
도 15를 참조하면, 스트레스 전압을 가하는 상태에서 스트레스 시간이 경과함에 따라 오프(off) 상태의 트랜지스터를 흐르는 전류인 오프 전류(Ioff)의 평가 결과를 알 수 있다. 본 발명의 실시 예에 따른 반도체 소자의 트랜지스터(C)는 통상의 반도체 소자의 트랜지스터들(A, B)에 비하여, 1 오더(order) 이상의 더 긴 수명을 나타냄을 알 수 있다. 참고로, 통상의 반도체 소자의 트랜지스터들(A, B) 중 더 짧은 수명을 나타내는 것(B)은 다른 것(A)에 비하여 소자 분리막의 손실이 더 큰 경우이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자의 전기적 특성을 나타내는 다른 그래프이다.
도 16을 참조하면, 오프 전류(Ioff)가 일정한 값(Ioff=10nA) 이상이 되는 데에 300시간이 소요되는 스트레스 전압을 알 수 있다. 본 발명의 실시 예에 따른 반도체 소자의 트랜지스터(C)는 통상의 반도체 소자의 트랜지스터들(A, B)에 비하여, 스트레스 전압이 약 0.15V 이상 증가함을 알 수 있다.
도 17은 본 발명의 실시 예에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
메모리 모듈(4000)은 인쇄회로 기판(4100) 및 복수의 반도체 패키지(4200)를 포함한다.
복수의 반도체 패키지(4200)는 본 발명의 실시 예에 따른 반도체 소자를 포함할 수 있다. 또한, 복수의 반도체 패키지(4200)는 도 13 및 도 14를 참조하여 설명한 바와 같은 반도체 소자들 중 적어도 하나의 소자를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 모듈(4000)은 인쇄회로 기판의 한쪽면에만 복수의 반도체 패키지(4200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(4200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 실시 예에 따른 메모리 모듈(4000)은 외부로부터의 신호들을 복수의 반도체 패키지(4200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 18은 본 발명의 실시 예에 따른 반도체 소자를 포함하는 메모리 카드의 개략도이다.
메모리 카드(5000)는 제어기(5100)와 메모리(5200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다.
메모리(5200)는 본 발명의 실시 예에 따른 반도체 소자를 포함할 수 있다. 또한, 메모리(5200)는 도 13 및 도 14를 참조하여 설명한 바와 같은 반도체 소자들 중 적어도 하나의 소자를 포함할 수 있다.
메모리 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티 미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 19는 본 발명의 실시 예에 따른 반도체 소자를 포함하는 시스템의 개략도이다.
시스템(6000)에서, 프로세서(6100), 입/출력 장치(6300) 및 메모리(6200)는 버스(6400)를 이용하여 상호 데이터 통신할 수 있다.
시스템(6000)의 메모리(6200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 시스템(6000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(6400)를 포함할 수 있다.
메모리(6200)는 본 발명의 실시 예에 따른 반도체 소자를 포함할 수 있다. 또한, 메모리(6200)는 도 13 및 도 14를 참조하여 설명한 바와 같은 반도체 소자들 중 적어도 하나의 소자를 포함할 수 있다. 메모리(6200)는 프로세서(6100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
시스템(6000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.

Claims (10)

  1. 소자 분리층에 의하여 정의되는 활성 영역들을 포함하는 반도체 기판;
    상기 활성 영역들과 교차하도록 배열되는 게이트 라인 구조체;
    상기 게이트 라인 구조체의 측면의 일부분과 접하도록, 상기 반도체 기판 상에 형성되는 버퍼 절연층;
    상기 버퍼 절연층 상에 형성되는 콘택 식각 정지층; 및
    상기 버퍼 절연층 및 상기 콘택 식각 정지층을 관통하여, 상기 활성 영역과 연결되는 콘택 플러그;를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 버퍼 절연층은 상기 게이트 라인 구조체의 측면의 하단 일부분과 접하는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 게이트 라인 구조체는,
    도전성 게이트 라인,
    상기 도전성 게이트 라인 상에 형성된 캐핑층 및
    상기 도전성 게이트 라인 및 상기 캐핑층의 측면을 덮는 스페이서층을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 버퍼 절연층은, 상기 스페이서층의 측면의 하단 일부분과 접하는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 버퍼 절연층의 상면은 상기 활성 영역의 상면보다 높은 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 반도체 기판은 소자 분리층이 형성되는 트렌치를 포함하며,
    상기 소자 분리층은,
    상기 트렌치의 내면을 순차적으로 덮는 트렌치 버퍼 산화층 및 트렌치 라이너 질화층, 그리고 상기 트렌치를 채우는 매립 산화층을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 트렌치 라이너 질화층과 상기 콘택 식각 정지층은 상기 버퍼 절연층을 사이에 두고 서로 이격되어 있는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 버퍼 절연층은 상기 콘택 식각 정지층보다 같거나 큰 두께를 가지는 것을 특징으로 하는 반도체 소자.
  9. n형 트랜지스터가 형성되는 n형 영역과 p형 트랜지스터가 형성되는 p형 영역을 포함하고, 소자 분리층에 의하여 정의되는 활성 영역들을 포함하는 반도체 기판;
    상기 활성 영역들과 교차하도록 배열되는 게이트 라인 구조체;
    상기 반도체 기판의 상기 p형 영역 상에 형성되며, 상기 게이트 라인 구조체의 측면의 일부분과 접하는 버퍼 절연층;
    상기 버퍼 절연층을 덮도록, 상기 반도체 기판 및 상기 게이트 라인 구조체 상에 형성되는 콘택 식각 정지층; 및
    상기 콘택 식각 정지층을 관통하여, 상기 활성 영역과 연결되며 상기 p형 영역 상과 상기 n형 영역 상에 각각 형성되는 콘택 플러그;를 포함하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 p형 영역 상에 형성된 상기 콘택 플러그는,
    상기 콘택 식각 정지층 및 상기 버퍼 절연층을 관통하여 상기 활성 영역과 연결되는 것을 특징으로 하는 반도체 소자.
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