CN108346660B - 半导体元件及其形成方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其形成方法，半导体元件包含多个位线、多个导电图案、多个接触垫与间隙壁。位线朝向第一方向延伸。导电图案同样是朝向第一方向延伸，位线与导电图案在与第一方向垂直的第二方向上彼此交错排列；接触垫是设置在导电图案与位线上并排列成一矩阵。间隙壁是设置在位线与导电图案之间并位于接触垫下方，其中间隙壁包含三层结构，其包含第一层、第二层以及第三层，第二层包含多个空隙层且各空隙层彼此分隔地沿着第一方向排列。

Description

半导体元件及其形成方法
技术领域
本发明涉及一种半导体元件及其制作工艺，特别是涉及一种随机动态处理存储器元件及其制作工艺。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及位线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷。举例来说，内连线结构的线宽的逐渐变窄也使得传输信号的线阻值(line resistance,R)变大。此外，导线间的间距缩小也使得寄生电容(parasitic capacitance,C)变大。因此，使得信号因电阻与电容间延迟(RC delay)的状况增加，导致芯片运算速度减慢，降低了芯片的效能。
因此，现有技术还待进一步改良以有效提升相关存储器元件的效能及可靠度。
发明内容
本发明的一目的在于提供一种半导体元件的形成方法，其是在形成连接存储节点(storage node,SNC)的接触垫(SN pad)的过程中，在位线与存储节点之间形成一空隙层。由此，可在制作工艺简化的前提下，形成低阻值的空隙层来改善电阻与电容间延迟的状况。
本发明的另一目的在于提供一种半导体元件，其是在位线与存储节点之间设置一空隙层，由此改善电阻与电容间延迟的状况，同时可避免该空隙层因支撑力不佳而造成塌陷的情形。
为达上述目的，本发明的一实施例提供一种半导体元件的形成方法，其包含以下步骤。首先，形成朝向一第一方向延伸的多个位线，各位线包含形成在两侧的一间隙壁，且该间隙壁包含三层结构。然后，形成朝向该第一方向延伸的多个导电图案，其中该些位线与该些导电图案在与该第一方向垂直的一第二方向上彼此交错排列。接着，形成一金属层，覆盖该些位线与该些导电图案，并移除一部分的该金属层，以在该金属层内形成多个开口，该些开口朝向该第二方向延伸且横跨该些位线与该些导电图案，且一部分的位线与其两侧的间隙壁可自该些开口中暴露出。之后，移除自该些开口中暴露出的该间隙壁的该三层结构中的一第二层，以在该三层结构中形成一空隙层。在形成该空隙层后，移除另一部分的该金属层，以形成多个接触垫。
为达上述目的，本发明的一实施例提供一种半导体元件，其包含多个位线、多个导电图案、多个接触垫以及一间隙壁。该些位线是朝向一第一方向延伸，该些导电图案是朝向该第一方向延伸，且该些位线与该些导电图案在与该第一方向垂直的一第二方向上彼此交错排列。该些接触垫是设置在该些导电图案与该些位线上，并呈现一矩阵排列。该间隙壁是设置在该些位线与该些导电图案之间并位于该接触垫下方，其中，该间隙壁包含三层结构，该三层结构包含一第一层、一第二层以及一第三层，该第二层包含多个空隙层，且该些空隙层彼此分隔地沿着该第一方向排列。
本发明的半导体元件，是在形成连接存储节点的接触垫过程中，同时在位线与存储节点之间的间隙壁内形成一空隙层。该间隙壁是在被经部分图案化的金属层的覆盖下而进行蚀刻，因而仅有被暴露出的部分被蚀刻，其余部分则被保留下来。由此，该空隙层其实包含多个彼此分隔的片段，且各片段之间是由未被移除的部分所隔开，因而可在达到空隙的效果之余，仍维持一定的支撑力。因此，本发明的空隙层不仅可使该间隙壁具有较低的介电常数而能改善RC延迟的状况，同时可避免该空隙层因支撑力不佳而造成塌陷的情形。
附图说明
图1至图11为本发明第一较佳实施例中半导体元件的形成方法的步骤示意图；其中
图1为一半导体元件于形成方法之初的示意图；
图2为一半导体元件于形成一掩模层后的俯视示意图；
图3为图2中沿着切线A-A’的剖面示意图；
图4为一半导体元件于进行一蚀刻制作工艺后的俯视示意图；
图5为图4中沿着切线A-A’的剖面示意图；
图6为一半导体元件于形成一空隙层后的示意图；
图7为一半导体元件于形成另一掩模层后的俯视示意图；
图8为图7中沿着切线A-A’的剖面示意图；
图9为一半导体元件于进行另一蚀刻制作工艺后的俯视示意图；
图10为图9中沿着切线A-A’的剖面示意图。
图11为图9中沿着切线B-B’的剖面示意图。
图12为本发明第二较佳实施例中半导体元件的形成方法的步骤示意图。
主要元件符号说明
100 基底
101 主动区
103 浅沟槽隔离
160 位线
160a 位线接触插塞
161 半导体层
163 阻障层
165 金属层
167 掩模层
167a 顶表面
180 导电图案
200 间隙壁
201 第一层
203 第二层
203a、203b 空隙层
205 第三层
213 盖层
220 金属层
221 开口
230 接触垫
240、260 图案化掩模层
241 开口
D1 第三方向
D2 第二方向
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图11，所绘示者为本发明较佳实施例中，半导体元件的形成方法的步骤示意图，其中，图2、图4、图7及图9显示一半导体元件于形成阶段的俯视示意图，其余附图则显示一半导体元件于形成阶段的剖面示意图。
本实施例是提供一存储器单元(memory cell)的形成方法，例如是一随机动态处理存储器(dynamic random access memory,DRAM)元件，该存储器元件包含有至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)，以作为DRAM阵列中的最小组成单元并接收来自于位线(bit line,BL)160及字符线(word line,WL,未绘示)的电压信号。
该动态随机存取存储器元件包含一基底100，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，且基底100上形成有多个主动区(active area,AA)101以及环绕主动区101的至少一浅沟槽隔离shallow trenchisolation,STI)103，主动区101是相互平行地沿着一第一方向(未绘示)延伸。基底100内还形成有多个埋藏式栅极(未绘示)，相互平行地沿着不同于该第一方向的一第二方向D2延伸，该些埋藏式栅极其实是横跨主动区101，而作为该存储器元件的埋藏式字符线(buriedword line,BWL)。
此外，基底100上另形成有多个位线160，其是相互平行地沿着不同于该第一方向及第二方向D2的一第三方向D1延伸，并同时横跨主动区101与该些埋藏式字符线。其中，第三方向D1例如是垂直于第二方向D2，但并不垂直于该第一方向。在一实施例中，位线160例如包含一半导体层161、一阻障层163、一金属层165与一掩模层167，其中，部分位线160下方还形成有一位线接触插塞(bit line contact,BLC)160a，其是与位线160的半导体层161一体成形，如图1所示。
另一方面，位线接触插塞160a两侧的基底100上，还形成有多个同样沿该第三方向延伸的导电图案，例如是预计形成存储节点(storage node,SNC)的导电图案180。在一实施例中，导电图案180包含直接接触基底100及/或浅沟槽隔离103的一金属硅化物层(未绘示)，以及位于该金属硅化物层上的至少一阻障层(barrier layer,未绘示)与至少一金属层(未绘示)，例如是钨或其他低阻值的金属材质等，但不以此为限。
导电图案180与位线接触插塞160a是分别接触在该埋藏式字符线两侧的基底100，并且在垂直第三方向D1的一第二方向D2(例如是x方向)上交替排列，由此，分别电连接至该晶体管元件的一源极/漏极区(未绘示)。详细来说，导电图案180与位线160和位线接触插塞160a之间，设置有一绝缘结构，例如是具有多层结构的一间隙壁200，以隔离导电图案180与位线160和位线接触插塞160a。在本实施例中，间隙壁200较佳是包含一第一层201、第二层203与第三层205，如图1所示，其中，第一层201与第三层205较佳具有与第二层203具显著蚀刻选择的材质，例如是氮化硅(silicon nitride,SiN)层，而第二层203则例如是一氧化硅(silicon oxide,SiO)层，但不以此为限。
在一实施例中，间隙壁200可利用以下步骤形成，但并不仅限于此。首先，在位线160形成后，在基底100上依序形成一第一材料层、一第二材料层与一第三材料层，覆盖在位线160上，然后进行一蚀刻制作工艺，移除覆盖在位线160上的该第三材料层、该第二材料层与该第一材料层，形成仅位于位线160侧壁的第一层201、第二层203与第三层205。而后，则可在各间隙壁200之间再形成导电图案180，使导电图案180、间隙壁200与位线160具有齐平的顶表面，如图1所示。
接着，在基底100上全面地形成一金属层220与一图案化掩模层240，如图2所示。其中，图案化掩模层240是覆盖在金属层220上，并包含多个沿着第二方向D2延伸的开口241，而使部分的金属层220可自上方的开口241暴露出来，如图3所示。在一实施例中，金属层220较佳是包含钨(tungsten,W)等金属材质，但不以此为限。
然后，利用图案化掩模层240作为掩模进行一第一蚀刻制作工艺，例如是一湿蚀刻制作工艺，移除未被图案化掩模层240覆盖的金属层220，而在金属层200上对应形成多个沿着第二方向D2延伸的开口221，如图4所示。在此状况下，位于金属层220下方的部分导电图案180、部分间隙壁200与部分位线160则可自开口221被暴露出。需注意的是，开口221的延伸方向(即第二方向D2)刚好垂直位线160、间隙壁200与导电图案180的延伸方向(即该第三方向)，因此，各位线160、各间隙壁200与各导电图案180皆可从各开口221中分别暴露出，如图5所示。换言之，在该第一蚀刻制作工艺后，位于上方的金属层220可将位于下方的各位线160、各间隙壁200与各导电图案180分隔为多个片段。
在移除图案化掩模层240后，继续以金属层220作为一掩模进行一蚀刻制作工艺，以移除部分的间隙壁200。该蚀刻制作工艺是利用间隙壁200的第二层203与其他两层(即第一层201与第三层205)之间显著的蚀刻选择比来进行，仅移除自开口221暴露出的第二层203，而形成位于第一层201与第三层205之间的一空隙(air gap)层203a，如图6所示。空隙层203a是形成在导电图案180与位线160之间，需特别说明的是，空隙层203a仅形成在自开口221暴露出的间隙壁200内，因此，被金属层220覆盖的部分间隙壁200内的第二层203，并不会在该蚀刻制作工艺中被移除。换言之，在本实施例中，空隙层203a其实在第三方向D1上是包含多个彼此分隔的片段，且各片段之间是由未被移除的第二层203相隔开。
而后，如图7所示，在基底100上再形成图案化掩模层260。在本实施例中，图案化掩模层260包含多个沿第三方向D1延伸的掩模图案，且该些掩模图案较佳对位于下方的间隙壁200与导电图案180，而分别暴露出下方的位线160，如图8所示。需特别说明的是，在形成图案化掩模层260时，虽然其下方还有空隙层203a，但因其孔隙较小，所以，图案化掩模层260的材质本身并不会填入空隙层203a内，而可维持其空隙(air gap)的状态，如图8所示。
然后，利用图案化掩模层260作为掩模进行一第二蚀刻制作工艺，例如是一湿蚀刻制作工艺，移除未被图案化掩模层260覆盖的金属层220。由此，金属层220在经两次蚀刻制作工艺后，可形成呈一矩阵(array)排列的多个接触垫(conductive pad)230，并相对应下方的各导电图案180，以作为下方导电图案180的接触垫(SN pad)，如图9所示。同时，接触垫230与下方的空隙层230a在同一水平面上刚好是相互交替地设置，如图9所示。意即，接触垫230的下方的间隙壁200仍维持其三层结构(即第一层201、第二层203与第三层205)，而自接触垫230的矩阵图案暴露出的间隙壁200层包含空隙层203a。
另一方面，因该掩模图案仅覆盖至同样沿第三方向D1延伸的间隙壁200与导电图案180，而未覆盖到位线160，因此，在进行该第二蚀刻制作工艺时，除了被暴露出的金属层220被移除外，暴露出的位线160上方的掩模层167也会被部分移除，而进一步形成略低于间隙壁200与导电图案180的顶表面的一顶表面167a，如图10所示。后续，在移除图案化掩模层260后，还可继续以接触垫230作为掩模，继续蚀刻位于接触垫230下方的导电图案180，移除自接触垫230暴露出的导电图案180，而仅保留位于接触垫230下方的导电图案180。由此，将导电图案180图案化为与接触垫230具对应图案的多个插塞，以作为存储节点(storagenode,SNC,未绘示)，而该些插塞的上方可直接接触接触垫230。
由此，即完成本发明第一较佳实施例中半导体元件的形成方法。根据本实施例的形成方法，在形成导电图案180后，随即在其上方形成一金属层220，并利用两次的蚀刻制作工艺将金属层220图案化为具有矩阵图案的接触垫230，并且在该两次的蚀刻制作工艺之间，利用部分图案化的金属层220作为掩模来移除间隙壁200，而形成空隙层203a。也就是说，本实施例的间隙壁200是在被部分图案化的金属层220的覆盖下而进行蚀刻，因而仅有被暴露出的第二层203被蚀刻，被部分图案化的金属层220遮盖住的第二层203则被保留下来，如图11所示。由此，本实施例的空隙层203a其实包含多个彼此分隔的片段，且各片段之间是由未被移除的第二层203相隔开，因而可在达到空隙的效果之余，仍维持一定的支撑力。因此，本实施例的空隙层203a不仅可使间隙壁200具有较低的介电常数而能改善电阻与电容间延迟的状况，同时可避免该空隙层因支撑力不佳而造成塌陷的情形。
然而，本领域者应可轻易了解，本发明的半导体元件的制作工艺也可能以其他手段达成，并不限于前述的制作步骤。举例来说，在另一实施例中，也可选择先进行该导电图案180的图案化制作工艺，形成多个插塞作为存储节点，再接着形成后续的金属层220与图案化掩模层240等。因此，下文将进一步针对本发明制作工艺的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图12所示，其为本发明第二较佳实施例中半导体元件的形成方法的步骤示意图。本实施例的前段步骤大体上与前述第一较佳实施例相同，如图1至图6所示，于此不在赘述。本实施例的制作工艺与前述第一较佳实施例主要差异在于，在形成如图6所示的空隙层203a后，接着在空隙层203a上方形成一盖层213。
详细来说，盖层213例如是包含氮化硅等填洞能力较差的材质，其是整体性地覆盖在导电图案180、间隙壁200与位线160的上方，而形成被封闭在盖层213与间隙壁200间的空隙层203b，如图12所示。由此，后续在形成图案化掩模层260时，其会直接覆盖在盖层213之上，避免图案化掩模层260有填入空隙层203b内而影响其作用的机会。后续，本实施例其余的制作工艺则可大体上如前述第一较佳实施例的图7至图11所示。
需注意的是，在本实施例中，额外形成的盖层213，可选择在该第二次蚀刻制作工艺时，与位线160上方的部分掩模层167一并蚀刻而被部分移除；或者，也可选择不移除盖层213，而形成完全埋设(embedded)在间隙壁200与盖层213内的空隙层203b，即如图12所示。
由此，即完成本发明第二较佳实施例中半导体元件的形成方法。根据本实施例的形成方法，同样是使间隙壁200是在被部分图案化的金属层220的覆盖下而进行蚀刻，而形成包含多个彼此分隔片段的空隙层203b。然而，本实施例的方法是在空隙层203b形成后，先形成覆盖空隙层203b的盖层213，再进一步进行金属层220的第二次蚀刻制作工艺，因而可避免该第二次蚀刻制作工艺影响空隙层203b作用的机会。由此，本实施例的空隙层203b可通过更简化的制作工艺而形成，并仍可使间隙壁200具有较低的介电常数而能改善电阻与电容间延迟的状况，同时可避免该空隙层因支撑力不佳而造成塌陷的情形。
整体来说，本发明的半导体元件，是在形成连接存储节点的接触垫过程中，同时在位线与存储节点之间的间隙壁内形成一空隙层。该间隙壁是在被经部分图案化的金属层的覆盖下而进行蚀刻，因而仅有被暴露出的部分被蚀刻，其余部分则被保留下来。由此，该空隙层其实包含多个彼此分隔的片段，且各片段之间是由未被移除的部分所隔开，因而可在达到空隙的效果之余，仍维持一定的支撑力。因此，本发明的空隙层不仅可使该间隙壁具有较低的介电常数而能改善电阻与电容间延迟的状况，同时可避免该空隙层因支撑力不佳而造成塌陷的情形。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (13)

1.一种半导体元件的形成方法，其特征在于包含：
形成朝向一第一方向延伸的多个位线，各位线包含形成在两侧的一间隙壁，且该间隙壁包含三层结构；
形成朝向该第一方向延伸的多个导电图案，其中该些位线与该些导电图案在与该第一方向垂直的一第二方向上彼此交错排列；
形成一金属层，覆盖该些位线与该些导电图案；
移除一部分的该金属层，以在该金属层内形成多个开口，该些开口朝向该第二方向延伸且横跨该些位线与该些导电图案，且一部分的位线与其两侧的间隙壁自该些开口中暴露出；
移除自该些开口中暴露出的该三层结构中的一第二层，以在该三层结构中形成一空隙层；以及
在形成该空隙层后，移除另一部分的该金属层，以形成多个接触垫。
2.依据权利要求1所述的半导体元件的形成方法，其特征在于，该接触垫是呈一矩阵排列。
3.依据权利要求1所述的半导体元件的形成方法，其特征在于，位于该些接触垫下方的该间隙壁的该第二层仍被保留。
4.依据权利要求3所述的半导体元件的形成方法，其特征在于，该空隙层包含多个片段，该些片段彼此分隔并沿着该第一方向设置。
5.依据权利要求4所述的半导体元件的形成方法，其特征在于，该空隙层的该些片段是被保留的该第二层分隔。
6.依据权利要求1所述的半导体元件的形成方法，其特征在于，还包含：
在移除另一部分的该金属层之前，在该空隙层上形成一盖层。
7.依据权利要求6所述的半导体元件的形成方法，其特征在于，该空隙层是埋设在该间隙壁与该盖层之间。
8.依据权利要求1所述的半导体元件的形成方法，其特征在于，还包含：
在该些接触垫形成后，进行一蚀刻制作工艺，图案化该些接触垫下方的导电图案，形成多个插塞。
9.一种半导体元件，其特征在于包含：
多个朝向一第一方向延伸的位线；
多个朝向该第一方向延伸的导电图案，该些位线与该些导电图案在与该第一方向垂直的一第二方向上彼此交错排列；
多个接触垫，设置在该些导电图案与该些位线上并排列成一矩阵；以及
间隙壁，设置在该些位线与该些导电图案之间并在垂直方向上位于该接触垫下方，其中该间隙壁包含三层结构，该三层结构包含一第一层、一第二层以及一第三层，该第二层包含多个空隙层，且该些空隙层彼此分隔地沿着该第一方向排列。
10.依据权利要求9所述的半导体元件，其特征在于，还包含：
盖层，设置在该空隙层上。
11.依据权利要求10所述的半导体元件，其特征在于，该盖层包含与该第一层与该第三层相同的材质。
12.依据权利要求9所述的半导体元件，其特征在于，该空隙层与该些接触垫在同一水平面上交错设置。
13.依据权利要求9所述的半导体元件，其特征在于，该第二层包含氧化硅。
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