KR20040009391A - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법이 개시되어 있다. 반도체 기판 상에 제1 절연막을 형성하고, 상기 제1 절연막 상에 금속으로 이루어진 복수개의 제1 패턴을 형성한다. 상기 제1 패턴을 식각 마스크로 하여 상기 기판 상부면이 노출되도록 상기 제1 절연막을 식각하여 제1 패턴 및 제1 절연막으로 이루어진 복수개의 제2 패턴을 형성한다. 상기 기판 상에 상기 제1 절연막 보다 유전율이 낮은 제2 절연막을 형성하여 상기 제2 패턴들 사이를 매립함으로써 패턴간의 기생 커패시턴스를 감소시킨다. 이와 같이, 반도체 소자에 절연막을 두 번에 걸쳐 형성함으로써, 저유전율을 갖는 절연물질의 공정 특성에 구애받지 않고 공정을 진행할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 좁아진 패턴간의 간섭이 없는 반도체 소자의 제조방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 반도체 소자가 요구되고 있다. 반도체 소자의 데이터 전송속도를 높이기 위해서는 하나의 칩(chip) 상에 고집적도로 셀(cell)들을 집적시켜야한다.
따라서, 반도체 소자의 한정된 영역에 셀들을 집적시키기 위해 디자인 룰(design rule)을 축소시키는 작업이 활발하게 진행되고 있다. 상기와 같은 디자인 룰의 축소 작업으로 반도체 소자의 배선들은 입체적인 형태를 갖으며 다층으로형성되고 있다.
디자인 룰이 축소되면서 상기 배선들 간의 간격 또한 줄어들고 있다. 즉, 도전성 배선들 사이에 기존의 절연물질을 사용할 경우에는 기생 커패시턴스로 인해 데이터 전송 속도가 저하되는 문제가 발생하였다. 따라서, 반도체 소자의 성능이 저하되며 소자의 집적도가 증대될수록 더 많은 전력소모가 발생하게 되었다.
패턴간의 간격이 줄고 층간 간격이 줄수록 좀 더 확실하게 배선간을 절연시키기 위해 저유전율을 갖는 절연막에 대한 많은 연구가 진행되고 있다.
기존에 널리 사용되고 있는 산화막에 불소(F)를 도핑하여 제조한 SiOF는 종래 프로세스에 직접적으로 사용될 수 있고, 일부에서 실용화된 이점이 있다. SiOF는 SiO2와 유사하게 플라즈마 증진 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition:PE-CVD)방법을 사용하여 제조될 수 있다. 재료가스로 TEOS(Tetraethoxysilane:Si(OC2H5)4) 같은 SiO2 재료가스에 대하여 C2F6가 첨가된다. 불소를 대량 첨가하면 유전율을 약 2.7까지 감소시킨다고 알려져 있으나 불소 원소량의 증가와 함께 수분흡수(moisture absorption)도 증가한다. 더욱이, 배선패턴이 유리불소에 의하여 부식되는 것을 방지할 필요가 있다.
최근에는 스핀 온 글래스(Spin On Glass:SOG, 이하, "SOG"라고 한다.)를 사용한 저유전율의 층간절연막을 형성하는 방법이 활발하게 연구되고 있다. 대부분 연구되는 재료는 수소를 함유한 무기물로써 HSQ(Hydrogen silsesquioxane:(HSiO1.5)2n)이다. 그러나, 상기 SOG는 도포 후, 열처리 중에 강한 수축응력(shrinkage stress)이 발생한다. 만일 수소함유 SOG막이 배선 패턴간에 매입되면, 수축응력으로 인해 다공질이 된다. 따라서 횡방향 유전율이 특히 감소되어 횡방향 유전율은 2.2인 반면, 종방향은 2.7이 된다. 대량생산에 적용된 예가 있는 반면, 수축응력은 크랙을 발생시키는 원인이 되며 내열온도는 400℃ 이하이고 수소를 함유하고 있기 때문에 열처리는 무산소 상태에서 수행되어야 한다. 따라서 프로세스는 엄격히 관리되어야 한다.
그 밖에도 저유전율인 절연막 재료를 널리 계발하고 있다. 대한민국 공개 특허 공보 특2002-0026513에 저유전율의 층간 절연막을 갖는 반도체 소자의 제조방법이 개시되어 있다. 그러나, 상기 절연막은 다공성인 특성을 갖고 있으므로 사진 식각 공정 및 세정 과정을 겪으면서 필요이상으로 식각되는 등 그 한계를 안고 있다.
따라서, 본 발명의 목적은 저유전율의 반도체 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1g은 본 발명의 바람직한 실시예 1에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 2a 내지 도 2g은 본 발명의 바람직한 실시예 2에 의한 반도체 소자의 제조방법에 대한 단면도이다.
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 금속으로 이루어진 복수개의 제1 패턴을 형성하는 단계, 상기 제1 패턴을 식각 마스크로 하여 상기 기판 상부면이 노출되도록 상기 제1 절연막을 식각하여 제1 패턴 및 제1 절연막으로 이루어진 복수개의 제2 패턴을 형성하는 단계 및 상기 기판 상에 상기 제1 절연막 보다 유전율이 낮은 제2 절연막을 형성하여 상기 제2 패턴들 사이를 매립함으로써 패턴간의 기생 커패시턴스를 감소시키는 단계를 포함한다.
이와 같이, 반도체 소자에 절연막을 두 번에 걸쳐 형성함으로써, 저유전율을 갖는 절연물질의 공정 특성에 구애받지 않고 공정을 진행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1a 내지 도 1g은 본 발명의 바람직한 실시예 1에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)에 액티브 영역 및 필드 영역을 정의하기 위해 통상의 셸로우 트렌치 분리(Shallow Trench Isolation; STI, 이하, "STI"라고 한다.) 공정을 통해 트렌치(110)를 형성한다. 상기 트렌치(110)를 산화막으로 매립하여 필드 산화막(115)을 형성한 후, 상기 트렌치(110)로 정의된 액티브 영역 및 필드 영역 상에 선택적으로 게이트 산화막(120)을 형성한 후, 전도성 폴리 실리콘으로 이루어진 게이트 전극(125)을 형성한다. 상기 게이트 전극(125)의 측벽 하부에 위치한 기판(100)에 이온 주입을 시켜 소오스/드레인 영역(130)을 형성한다. 소오스/드레인 영역(130)이 정의된 기판(100) 상에 균일하게 산화막 또는 절연막을 증착한 후, 상기 게이트 전극(125) 측벽에만 상기 산화막 또는 절연막이 남도록 식각하여 게이트 스페이서(135)를 형성한다.
도 1b를 참조하면, 상기 게이트 전극(125)이 형성된 기판 전면에 제1 절연막(140)을 형성한다. 상기 제1 절연막(140)은 식각 공정이나, 세정 공정으로 인해 그 농도가 변하거나 필요 이상으로 침식되지 않는 절연 물질을 사용한다. 통상의 사진 식각 공정으로 상기 게이트 전극(125) 및 상기 소오스/드레인 영역(130)이 선택적으로 노출되도록 상기 제1 절연막(140)을 식각하여 제1 개구부(145)를 형성한다.
도 1c를 참조하면, 상기 제1 개구부(145)를 매립하도록 텅스텐 또는 구리와 같은 금속물을 도포하여 제1 콘택 플러그(145a)를 형성하며, 동일 금속물을 증착한 후, 통상의 사진 식각 공정으로 제1 금속 배선(145b)을 형성한다.
도 1d를 참조하면, 상기 제1 금속 배선(145b)을 식각 마스크로하여 상기 기판(100)의 상부면이 노출되도록 상기 제1 절연막(140)을 식각한다. 상기 제1 절연막(140)을 식각하여 제1 절연막 패턴(140a)을 형성함으로써 상기 제1 금속 배선(145b) 및 상기 제1 콘택 플러그(145a)를 포함하는 제1 절연막 패턴(140a)으로 이루어진 복수개의 제1 패턴(150)이 형성된다.
도 1e을 참조하면, 상기 제1 패턴(150)들 사이의 빈 공간을 매립하기 위해 제2 절연막(155)을 형성한다. 이때, 제2 절연막(155)은 유전율이 낮은 물질을 사용한다. 상기 제2 절연막(155)의 물질의 예로서는 SiOF, SiN, SiC 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 2 이상을 혼합하여 사용할 수도 있다. 상기 제1 패턴(150)들 사이를 매립하도록 저유전율의 물질을 도포하고 상기 제1 패턴(150)의 상부면이 노출되도록 통상의 CMP 방식으로 평탄화하여 제2 절연막(155)을 형성한다. 상기와 같이, 다공성의 성질로 인해 사진 식각 공정에 취약한 저유전율의 막을 사진 식각 공정에 직접 사용하지 않고, 후속에 매립용으로만 사용함으로써 배선간의 간섭을 방지시킨다.
도 1f를 참조하면, 상기 제1 패턴(150)이 노출된 제2 절연막(155) 상에 상기 제1 절연막(155)과 같은 종류의 제3 절연막(160)을 형성한다. 상기 제1 패턴(150)의 상부면을 노출시키도록 상기 제3 절연막(160)을 선택적으로 식각하여 복수개의 제2 개구부(165)를 형성한다.
도 1g를 참조하면, 상기 제1 콘택 플러그(145a) 및 제1 금속 배선(145b)을 형성한 동일한 방법으로 금속물을 매립하여 제2 콘택 플러그(165a) 및 제2 금속 배선(165b)을 형성한다. 상기 제2 금속 배선(165b)을 식각 마스크로 하여 상기 제3 절연막(160)을 식각하여 제3 절연막 패턴(160a)을 형성함으로써, 제2 금속 배선(165b) 및 제2 콘택 플러그(165a)를 포함하는 제3 절연막 패턴(160a)으로 이루어진 복수개의 제2 패턴(170)을 형성한다. 상기 제2 패턴(170)들 사이를 상기 제2 절연막(155)과 같은 물질로 매립하고 통상의 CMP 방식으로 상기 제2 패턴(170)의 상부면이 노출되도록 평탄화하여 제4 절연막(175)을 형성한다.
상기한 방법을 반복하여 반도체 소자의 종류에 따라 연속적으로 공정을 진행할 수 있다.
실시예 2
도 2a 내지 도 2g은 본 발명의 바람직한 실시예 2에 의한 반도체 소자의 제조방법에 대한 단면도이다.
실시예 2는 금속 배선을 형성하는 과정을 제외한 전 공정이 실시예 1과 동일하므로 실시예 1과 중복되는 부분은 간단하게 설명하기로 한다.
도 2a를 참조하면, 반도체 기판(200)에 통상의 STI 공정을 통해 트렌치(210)를 형성하고 상기 트렌치(210)를 산화막으로 매립하여 필드 산화막(215)을 형성한다. 상기 트렌치(210)로 정의된 액티브 영역 및 필드 영역 상에 선택적으로 게이트 산화막(220)을 형성한 후, 전도성 폴리 실리콘으로 이루어진 게이트 전극(225)을 형성한다. 상기 게이트 전극(225)의 측벽 하부에 소오스/드레인 영역(230)을 형성하고, 상기 게이트 전극(225) 측벽에 게이트 스페이서(235)를 형성한다.
도 2b를 참조하면, 상기 게이트 전극(225)이 형성된 기판 전면에 제1 절연막(240)을 형성한다. 상기 제1 절연막(240)은 식각 공정이나, 세정 공정으로 인해 그 농도가 변하거나 필요 이상으로 침식되지 않는 절연 물질을 사용한다. 상기 제1 절연막(240) 상에 제1 식각 정지층(241) 및 제2 절연막(242)을 형성하고 순차적으로 식각하여 상기 게이트 전극(225) 및 상기 소오스/드레인 영역(230)이 선택적으로 노출되도록 제1 개구부(245)를 형성한다.
도 2c를 참조하면, 상기 제1 개구부(245)를 매립하도록 텅스텐 또는 구리와 같은 금속물을 도포한 후, 통상의 CMP 방식으로 평탄화하여 원하는 두께가 되도록 제1 금속 배선(245b)을 형성한다.
도 2d를 참조하면, 상기 제1 금속 배선(245b)을 식각 마스크로하여 상기 기판(200)의 상부면이 노출되도록 상기 제2 절연막(242), 제1 식각 정지층(241) 및 제1 절연막(240)을 차례로 식각한다. 상기와 같이 식각함으로써 형성된 제1 절연막 패턴(240a) 및 제1 금속 배선(245b)으로 이루어진 복수개의 제1 패턴(250)을 형성한다.
도 2e을 참조하면, 상기 제1 패턴(250)들 사이의 빈 공간을 매립하기 위해제3 절연막(255)을 형성한다. 이때, 제3 절연막(255)은 유전율이 낮은 물질을 사용한다. 상기 제3 절연막(255)의 물질은 SiOF, SiN, SiC 등을 예로 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 2이상을 혼합하여 사용하여도 무방하다. 상기 제1 패턴(250)들 사이를 매립하도록 저유전율의 물질을 도포하고 상기 제1 패턴(250)의 상부면이 노출되도록 통상의 CMP 방식으로 평탄화하여 제3 절연막(255)을 형성한다.
도 2f를 참조하면, 상기 제1 패턴(250)이 노출된 제3 절연막(255) 상에 상기 제1 절연막(255)과 같은 종류의 제4 절연막(260), 제2 식각 정지층(261) 및 제5 절연막(262)을 형성한 후, 상기 제1 개구부(245)를 형성한 방법과 동일한 방법으로 식각하여 복수개의 제2 개구부(265)를 형성한다.
도 2g를 참조하면, 상기 제1 금속 배선(245b)을 형성한 동일한 방법으로 금속물을 매립하여 제2 금속 배선(265b)을 형성한다. 상기 제2 금속 배선(265b)을 식각 마스크로 하여 상기 제5 절연막(260), 제2 식각 정지층(261) 및 제4 절연막(260)을 차례로 식각하여 제2 금속 배선(265b) 및 제4 절연막 패턴(260a)로 이루어진 복수개의 제2 패턴(270)을 형성한다. 상기 제2 패턴(270)들 사이를 상기 제3 절연막(255)과 같은 물질로 매립하고 통상의 CMP 방식으로 상기 제2 패턴(270)의 상부면이 노출되도록 평탄화하여 제6 절연막(275)을 형성한다.
상기한 방법을 반복하여 반도체 소자의 종류에 따라 연속적으로 공정을 진행할 수 있다.
상술한 바와 같이 본 발명에 의하면, 반도체 소자의 배선공정을 진행함에 있어서, 사진 식각 공정성이 우수한 절연물질을 사용하여 배선을 형성하고, 배선 형성 영역을 제외한 나머지 부분을 재 식각하여 저유전율의 절연물질로 매립한다.
이와 같이, 반도체 소자에 절연막을 두 번에 걸쳐 형성함으로써, 저유전율을 갖는 절연물질의 공정 특성에 구애받지 않고 공정을 진행할 수 있다. 따라서, 안정적으로 배선 공정을 진행하면서도 배선 간에 기생 커패시턴스로 인해 데이터 전송 속도가 저하되는 것을 방지하여 반도체 소자의 성능을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- ⅰ) 반도체 기판 상에 제1 절연막을 형성하는 단계;ⅱ) 상기 제1 절연막 상에 금속으로 이루어진 복수개의 제1 패턴을 형성하는 단계;ⅲ) 상기 제1 패턴을 식각 마스크로 하여 상기 기판 상부면이 노출되도록 상기 제1 절연막을 식각하여 제1 패턴 및 제1 절연막으로 이루어진 복수개의 제2 패턴을 형성하는 단계; 및ⅳ) 상기 기판 상에 제1 절연막보다 유전율이 낮은 제2 절연막을 형성하여 상기 제2 패턴들 사이를 매립함으로써 패턴간의 기생 커패시턴스를 감소시키는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 ⅳ) 단계를 진행하고 상기 ⅰ) 내지 ⅳ) 단계를 반복 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제1 패턴은 하부면이 콘택 플러그와 연결되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 기판에는 복수개의 도전성 패턴이 형성되어 있는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제2 절연막의 유전율은 3 이하인 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020043323A KR20040009391A (ko) | 2002-07-23 | 2002-07-23 | 반도체 소자의 제조방법 |
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| KR1020020043323A KR20040009391A (ko) | 2002-07-23 | 2002-07-23 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040009391A true KR20040009391A (ko) | 2004-01-31 |
Family
ID=37318312
Family Applications (1)
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| KR1020020043323A KR20040009391A (ko) | 2002-07-23 | 2002-07-23 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040009391A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160000071A (ko) * | 2014-06-23 | 2016-01-04 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| KR20160078684A (ko) | 2014-12-24 | 2016-07-05 | 두산중공업 주식회사 | 터빈의 교체용 버켓 조립체 및 이의 교체방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000182990A (ja) * | 1998-12-16 | 2000-06-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR20020015167A (ko) * | 2000-08-21 | 2002-02-27 | 윤종용 | 반도체 장치의 자기 정렬 콘택 형성 방법 |
| KR20020046777A (ko) * | 2000-12-15 | 2002-06-21 | 박종섭 | 반도체 소자의 콘택홀 형성방법 |
-
2002
- 2002-07-23 KR KR1020020043323A patent/KR20040009391A/ko not_active Application Discontinuation
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