KR100292294B1 - 상호연결부를교차하는스터드의높이를제어하는방법. - Google Patents

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Abstract

본 발명은 스터드를 사용하여 전기적 상호 연결부를 형성하는 방법에 관한 것으로, 유전층 내의 접촉 구멍 내에 전도성 스터드 재료를 증착하고(depositing), 전도성 스터드 재료를 패터닝하며, 스터드 재료를 둘러싸고 있는 유전층의 얕은 부분을 제거하고, 전도성 스터드와 제1 유전층 상부에 얇은 유전 재료층을 증착하고, 유전층 내부와 스터드 재료의 상부에 트렌치를 형성하며, 트렌치 내에 전도성 재료를 증착함으로써 수행된다.

Description

상호 연결부를 교차하는 스터드의 높이를 제어하는 방법
본 발명은 스터드(stud)를 사용하여 전기적 상호 연결부를 형성하는 방법에 관한 것으로서, 더욱 구체적으로는, 전기적 상호 연결부에서 스터드의 높이를 제어 하는 방법에 관한 것이다.
본 발명은 특히, 대머신(damascene) 상호 연결부를 교차하는 다결정 실리콘 (polycrystalline silicon)으로 된 스터드를 제조하는데 적합하다. 본 발명의 제조공정은 폴리실리콘과 같이 높은 고유 저항을 가진 스터드가 낮은 고유 저항을 가진 와이어와 교차하는데 따르는 문제점을 해결하고, 와이어 전체에 낮은 고유 저항을 갖고 전기적 단락이 없도록 하기 위한 것이다. 본 발명은 스터드의 상부 위로 상호 연결부가 계속되도록 얕은 홈(recess)을 식각한 후 스터드의 상부에 상대적으로 얇은 제2 절연층을 증착하는(depositing) 공정을 사용한다.
전도성 스터드는 확산 영역, 폴리실리콘층, 또는 기타 금속층과 같은 아래에 놓인 전도성 부재와 반도체 소자의 금속층을 전기적으로 상호 연결하는데 널리 사용된다. 폴리실리콘으로 된 스터드는 실리콘 기판에 손상을 적게 주면서 제조될 수 있고, 그로 인해 접합 누출로 인한 문제를 최소화할 수 있기 때문에, 실리콘 메모리칩에서 접촉부(contact)로 사용된다(Bronner 등, VLSI Symp. Proc., 1995, p.15 참조). 이러한 폴리실리콘 스터드를 연결하는데 사용되는 연결부(inter-connects)는 "대머신(damascene)" 공정에 의해 제조된다(Caanta 등, VMIC Proc., 1991, p.144 참조). "대머신" 공정은 기본적으로 트렌치를 식각하고 금속과 같은 전도성 재료로 트렌치를 메우는 공정과 같이 절연층에 트렌치(trench)를 형성하는 것에 관한 공정이다. 그 다음에, 일반적으로 화학-기계적 연마(chemical-mechanical polishing: CMP) 공정에 의해 수행되는 평탄화(planarizaton) 공정에 의하여 트렌치 외부의 기판 표면 위의 금속이 제거된다. 반면에, 예를 들어, 상호 연결부용으로 금속 와이어를 형성하기 위한 전통적인 후면 식각 기술(etch back technique)은 기판 표면 상부에 금속층을 형성하고, 식각에 의해 금속층에 패턴을 형성 (patterning)하며, 유전재료로 금속 패턴 내의 공간을 채우는 과정을 포함하고 있다. 즉, 스터드의 부식은 극단적인 경우 금속 상호 연결부와 스터드 사이에 개발 회로로 만들 수 있는 문제점이 있는데, "대머신" 공정은 금속 과도 식각 공정 동안 스터드의 부식이 적은 장점이 있다.
"대머신"공정이 스터드의 상부에 상호 연결부를 형성하는데 사용되는 경우, "대머신" 상호 연결부 트렌치 식각은 일반적으로 스터드이 높이에 큰 영향을 주지 않기 때문에, 상호 연결부 트렌치를 형성하기 이전 단계인 스터드 패턴 형성 중에 스터드 홈의 양을 제어하는 것이 중요하다. 예를 들면, 너무 작은 홈은 스터드가 상호 연결부를 완전희 교차하게 하고 상호 연결부의 높은 저항을 유발하게 한다. (도1 참조). 반면에 너무 큰 홈은 게이트 캡 절연체(예: 질화실리콘(silicon nitrate))와 같은 아래에 놓여진 구조물을 상호 연결부와 게이트 사이에 큰 누출이 생기게 된다.(도 2 참조).
실제적으로 제조하는 관점에서, 폴리실리콘 내의 매립된 빈 공간 또는 틈으로 인해 스터드 홈의 깊이를 제어하는데 어려움이 있다. 또한, 이로 인해 스터드의 홈이 매우 빠른 속도로 깊어지는 문제점이 있다.
따라서, 본 발명의 목적은 대머신 공정을 위한 제어된 스터드를 제공하는 것이다.
또한, 본 발명의 다른 목적은 전도성 스터드를 교차하는 상호 연결부를 형성하는 개선된 대머신 공정을 제공하는 것이다.
그리고, 본 발명의 또 다른 목적은 홈의 깊이를 제어하기 어려웠던 종래 기술의 문제점을 해결하는 것이다.
도 1은 스터드 홈이 너무 작은 경우 종래 기술의 문제점을 도시한 도면이다.
도 2는 스터드 홈이 너무 큰 경우 종래 기술의 문제점을 도시한 도면이다.
도 3 내지 도 5는 본 발명의 공정에 따른 제조 방법의 여러 단계에서의 구조를 개략적으로 도시한 도면이다.
본 발명의 특징으로, 스터드의 상부에 상호 연결부가 연속적으로 되기 위해 빈 공간의 개구부를 최소화하도록 짧거나 얕은 유전체 홈 식각이 사용되고, 이어서 상대적으로 얇은 제2 유전층을 증착시킨다. 제2 유전층의 두께는 상호 연결부용 트렌치의 깊이보다 얇다.
특히, 본 발명은스터드를 사용하여 전기적 상호 연결부를 형성하는 방법에 관한 것으로, 제1 유전층 내의 접촉 구멍 내부와 제1 유전층 상부에 전도성 스터드 재료를 증착하는 단계를 포함한다. 제1 유전층의 위로부터 전도성 스터드 재료를 제거하고, 제1 유전층까지 과도 식각함으로써 제1 유전층의 얇은 두께를 제거하고, 접촉 구멍 내에 남아있는 전도성 스터드 재료의 높이 이하의 홈을 만듦으로써 전도성 스터드 재료에 패터닝된다. 상대적으로 얇은 제2 유전층은 전도성 스터드와 제1 유전층 상부에 증착된다.
트렌치는 유전층 내에서 전도성 스터드 상부에 형성된다. 트렌치의 깊이는 제2 유전층의 두께보다 깊다. 다음으로 전도성 재료가 증착되고, 트렌치 내에 전도성 상호 연결부를 형성하기 위해 패턴이 형성된다.
이상에서 살펴본 바와 같이, 본 발명은 상호 연결부의 상부에 대한 스터드의 제어된 홈을 제공하며, 홈은 주로 제2 절연층의 두께에 좌우된다. 본 발명의 방법은 종래 기술보다 더욱 제어가 용이하고, 스터드와 그 상부에 놓인 상호 연결부 사이에 적절한 전기적 접촉을 가능하게 한다.
본 발명의 이러한 목적과 기타 목적 및 이점은 다음의 상세한 설명으로부터 분명하게 알 수 있다.
이하에서는 본 발명의 목적과 이점에 대해 상세히 설명한다.
이하에서는 본 발명의 실시예의 단계를 도식적으로 나타내는 도3 내지 도5를 참조하여 본 발명에 대해 설명한다.
본 발명의 방법은 특정한 소자나 회로 디자인의 구조에만 적용되는 것은 아니다.
DRAN(dynamic random access memory)소자와 같은 일반적인 소자에서, 트렌치커패시터, 절연 및 접합부와 같은 여러 구성요소가 실리콘 기판과 같은 반도체 기판 상부에 제공된다. 상기 소자는 게이트와 서로 상호 연결된 워드라인(word line, 2)을 포함할 수 있다. 게이트는 이산화실리콘(4)이나 질화실리콘(5)과 같은 절연층으로 덮여진 폴리실리콘93)을 포함할 수 있다. 붕소나 인으로 도핑된 규산염 유리(BPSG)와 같은 도핑된 규산염 유리(6)가 증착될 수 있고, 워드라인(2)의 상부에 화학-기계적인 연마(CMP)에 의해 평탄화될 수 있다.
유전체로 된 절연층(7)은 일반적으로 워드라인과 비트라인 사이를 절연시키기 위해서 증차고딘다. 절연층(7)은 도핑된 또는 도핑되기 않은 이산화실리콘(SiO2)이다. 특히, TEOS(TetraEthy1orthoSilicate)-오존(ozone) 공정 또는 TEOS-산소 oxygen) 공정에 의해 형성된 산화실리콘이 사용된다. 실리콘 산화막의 두께는 바람직하기로는 약 50 내지 1000 나노미터(nanometer)정도이고, 보다 바람직하기로는 약 150 내지 450 나노미터 정도이고, 구체적인 실시예에서는 약 300 나노미터 정도이다. 절연층(7)은 기존의 노광(lithography)이나 반응성 이온 식각(reactive ion etching)에 의해 절연층(7)을 통해 형성된 접촉 구멍 사이를 절연시킨다.
도핑된 폴리실리콘은 일반적으로 접촉 구멍 내부와 절연층(7) 상부에 증착된다. 그런 다음 스터드(8)를 노출시키기 위해 건식 식각과 CMP 공정에 의해 폴리실리콘은 절연층 상부로부터 제거된다. 모든 폴리실리콘은 절연층(7)의 상부 표면으로부터 제거되도록 하기 위해 스터드(8)를 둘러싼 얇은 절연층이 제거되도록 식각과 CMP 공정이 수행된다. 과도 식각 또는 과도 연마는 절연층(7)을 약 5 내지 100 나노미터 정도 제거하며, 바람직하기로는 약 10 내지 50 나노미터 정도를 제거한다. 이러한 최소의 과도 식각 또는 과도 연마는 스터드(8) 사이에 있는 모든 폴리실리콘을 제거하도록 한다.
본 발명에 따르면, TEOS-오존 또는 TEOS-산소 증착 공정으로 형성된 이산화실리콘과 같은 제2 절연 재료로 된 상대적으로 얇은 제2 절연층(9)이 제공된다. 제2 절연층(9)은 제1 절연층(7)과 스터드(8)의 상부에 증착되는 것이 바람직하다. 제2 절연층(9)의 두께는 약 50 내지 1000 나노미터인 것이 바람직하며, 보다 바람직하기로는 약 50 내지 400나노미터이며, 특정 실시예에서는 약 100 나노미터 정도이다. 스터드(8)와 상호 연결부 사이의 전기적 연속성을 보장하기 위해서 제2 절연층(9)의 두께는 후속적으로 생성되는 상호 연결부 트렌치의 깊이보다 작아야 되는 것이 필수적이다. 상호 연결부 높이에 대한 트렌치는 노광(lithography)이나 반응성 이온 식각에 의해 제조된다. 도 5에 도시된 트렌치의 깊이는 제2 절연층(9)의 두께보다 더 깊다. 트렌치의 깊이는 바람직하기로는 적어도 약 50 나노미터 정도이고, 보다 바람직하기로는 약 55 내지 1100 나노미터 정도이다.
필요한 경우 기판의 지지 영역 내의 접촉 구멍(10)은 마스킹(masking)을 사용하여 노광과 반응성 이온 식각 공정에 의해 제조될 수 있다. 폴리실리콘으로 된 스터드(8)의 최소 홈이 있기 때문에 아래에 놓인 게이트 구조 또는 기타 부분들은 상호 연결부 트렌치 식각으로부터 보호된다. 또한, 바람직하게는 스터드(8)의 상부에 있는 절연층(9)은 트렌치 식각이 폴리실리콘으로 된 스터드(8)의 상부 전면을 노출시키기에 충분할 정도로 얇아야 한다.
전도성 재료는 트렌치 내에 증착되고, 필요한 접촉 구멍들은 스터드(8)가 형성된 후에 형성된다. 증착된 전도성 재료는 CMP 공정에 의해 패터닝된다. 적합한 전도성 재료(10)는, 예를 들어, 텅스텐과 텅스텐 실리사이드(silicide)가 있다. 도시된 바와 같이, 전도성 재료는 폴리실리콘 스터드(8)의 상부에 상호 연결부를 형성한다.
필요한 경우 특정 반도체 구조에서 원하는 만큼 금속층을 추가로 형성할 수 있다.
이상에서 설명한 바와 같이, 상호 연결부의 상부에 대한 스터드의 홈은 제2 절연층의 두께에 의해 좌우된다. 본 발명에 따르면, 반도체 장치의 홈의 깊이를 제어하는 능력을 종래 기술보다 향상시킬 수 있다.
전술한 바와 같이, 본 발명은 다양하게 조합되고 변형되어 여러 다른 환경에서 사용 가능하며, 이상에서 설명한 발명의 개념 내에서 변형이 가능하다. 또한, 첨부된 청구항은 대체 가능한 다른 실시예가 포함되는 것으로 이해되어야 한다.

Claims (15)

  1. 스터드(stud)를 사용하여 전기적 상호 연결부(electrical interconnection)를 형성하는 방법에 있어서, a) 제1 유전층 내의 상기 제1 유전층의 상부에 접촉 구멍 내부와 전도성 스터드 재료를 증착하는(depositing) 단계; b) 전도성 스터드를 형성하기 위해, 상기 제1 유전층 위로부터 전도성 스터드 재료를 제거하고 상기 접촉 구멍 내의 상기 전도성 스터드 재료를 둘러싼 상기 제1 유전층의 얕은 부분을 제거함으로써 상기 전도성 스터드 재료에 패턴을 형성하는 단계; c) 상기 전도성 스터드와 상기 제1 유전층 상부에 제2 유전층을 증착하는 단계; d) 상기 제2 유전층을 통해 상기 전도성 스터드의 상부에 트렌치-여기서 트렌치의 깊이는 상기 제2 유전층의 두께보다 큰 값을 가짐-를 형성하는 단계; 및 e) 상기 스터드를 사용하여 전기적 상호 연결부를 형성하기 위해 상기 전도성 재료를 상기 트렌치 내에 증착하고 상기 전도성 재료에 패턴을 형성하는 단계를 포함하는 전기적 상호 연결부 형성 방법.
  2. 제1항에 있어서, 상기 전도성 스터드 재료가 도핑된 폴리실리콘인 전기적 상호 연결부 형성 방법.
  3. 제1항에 있어서, 상기 제1 유전층 및 제2 유전층이 이산화살리콘을 포함하는 전기적 상호 연결부 형성 방법.
  4. 제3항에 있어서, 상기 이산화실리콘이 TEOS-오존 또는 TEOS-산소 증착 기술로부터 얻어지는 전기적 상호 연결부 형성 방법.
  5. 제1항에 있어서, 상기 제2 유전츠의 두께가 약 50 내지 1000 나노미터인 전기적 상호 연결부 형성 방법.
  6. 제5항에 있어서, 상기 제2 유전층의 두께가 약 50 내지 400 나노미터인 전기적 상호 연결부 형성 방법.
  7. 제1항에 있어서, 상기 제1 유전층의 두께가 약 50 내지 100 나노미터인 전기적 상호 연결부 형성 방법.
  8. 제7항에 있어서, 상기 제1 유전층의 두께가 약 150 내지 450 나노미터인 전기적 상호 연결부 형성 방법.
  9. 제1항에 있어서, 상기 제1 유전층의 제거되는 얕은 부분이 약 5 내지 100 나노미터 두께인 전기적 상호 연결부 형성 방법.
  10. 제9항에 있어서, 상기 얕은 부분이 약 10 내지 50 나노미터 두께인 전기적 상호 연결부 형성 방법.
  11. 제1항에 있어서, 상기 트렌치의 깊이가 약 50 내지 1100 나노미터인 전기적 상호 연결부 형성 방법.
  12. 제1항에 있어서, 상기 트렌치에 증착된 상기 전도성 재료가 텅스텐 또는 텅스텐 실리사이드인 전기적 상호 연결부 형성 방법.
  13. 제1항에 있어서, 상기 전도성 스터드 재료가 반응성 이온 식각에 의해 상기 제1 유전층 위로 부터 제거되는 전기적 상호 연결부 형성 방법.
  14. 제1항에 있어서, 상기 전도성 스터드 재료가 화학-기계적 연마에 의해 상기 제1 유전층의 위로부터 제거되는 전기적 상호 연결부 형성 방법.
  15. 제1항에 있어서, 상기 전도성 스터드 재료가 인(phosphorus)이 도핑된 폴리실리콘인 전기적 상호 연결부 형성 방법.
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