KR20040066309A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20040066309A
KR20040066309A KR1020030003333A KR20030003333A KR20040066309A KR 20040066309 A KR20040066309 A KR 20040066309A KR 1020030003333 A KR1020030003333 A KR 1020030003333A KR 20030003333 A KR20030003333 A KR 20030003333A KR 20040066309 A KR20040066309 A KR 20040066309A
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Abstract

본 발명은 금속 배선의 프로파일을 개선시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 셀 영역과 코어 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 기판 상에 제1절연막을 형성하는 단계; 상기 셀 영역에 해당하는 제1절연막을 관통하고 상기 기판의 셀 영역과 전기적으로 도통되는 캐패시터 플러그를 형성하는 단계; 상기 캐패시터 플러그와 전기적으로 도통되도록 상기 셀 영역에 해당하는 제1절연막 상에 캐패시터를 형성하는 단계; 상기 캐패시터가 매몰되도록 상기 제1절연막 전면상에 제2절연막을 형성하는 단계; 상기 캐패시터가 노출되지 않도록 상기 제2절연막을 평탄화하는 단계; 및 상기 평탄화된 제2절연막 상에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 셀 영역과 코어 영역에 증착된 층간절연막의 단차가 제거되어 층간절연막상에 형성되는 금속 배선의 프로파일이 개선되어 반도체 소자의 신뢰성이 확보대는 효과가 있다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 금속 배선의 프로파일이 개선되어 소자의 신뢰성이 확보되는 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 소자는 매우 빠른 속도로 고집적화 되어 가고 있는 추세에 있는데, 특히 디램(DRAM;Dynamic Random Access Memory) 소자와 같은 메모리 소자의 경우 집적도 증가가 중요한 자리를 차지하고 있다. 반도체 소자의 집적도 증가는 필연적으로 반도체 기판상에 형성되는 여러 구성요소의 점유 면적을 감소시킨다. 메모리 소자를 이루는 여러 구성요소 가운데, 캐패시터(Capacitor)는 신뢰성 있는 소자의 동작을 위해서 보다 큰 값의 캐패시턴스(Capacitance)를 필요로 한다. 따라서, 반도체 기판상의 한정된 면적내에 큰 값의 캐패시턴스를 가진 캐패시터를 형성하는 방법이 메모리 소자의 제조에 있어서는 중요한 문제이다.
주지된 바와 같이, 캐패시턴스는 캐패시터의 전극 표면적과 유전막의 유전율에 비례하며, 유전막의 두께에 반비례한다. 따라서, 주어진 셀 면적내에서 캐패시턴스를 증가시키는 방법으로서 고유전율 물질을 유전막으로 사용하는 방법과, 유전막의 두께를 얇게 하는 것과, 캐패시터 전극의 표면적을 증가시키는 방법을 생각할 수 있다. 이중에서 캐패시터의 전극 표면적을 증가시켜 캐패시턴스를 증가시키는 방법으로는 여러가지가 있다. 예를 들어, 캐패시터 전극의 형상을 평면 구조에서 실린더형 구조로 변경하고 또한 셀의 구조를 CUB (Capacitor Under Bit line) 또는 COB (Capacitor Over Bit line) 구조로 형성하는 방법이 있다. 특히, COB 구조는비트라인을 먼저 형성하고 그 위에 캐패시터를 형성함으로써 제한된 셀 면적내에 캐패시터의 용량을 크게 할 수 있는 장점이 있다.
그런데, 특히 COB 구조를 채용한 반도체 소자의 제조방법에 있어서는, 캐패시터의 용량인 캐패시턴스를 결정짓는 캐패시터의 하부전극이 기판 표면으로부터 매우 높은 위치에 형성된다. 따라서, 도 1에 도시된 바와 같이, 캐패시터가 형성되는 셀(Cell) 영역과 그렇지 않은 코어(Core) 영역에 증착되는 층간절연막에 단차가 존재하게 된다. 따라서, 층간절연막 상부에 금속 배선 형성을 위한 포토 공정과 식각 공정을 진행하는 경우 오차가 발생하게 된다. 이에 따라, 도 2에 도시된 바와 같이 과도 식각(Overetching)에 의해 금속 배선이 얇아지거나, 또는 도 3에 도시된 바와 같이 감광막(PR)의 프로파일 불량에 따른 금속 배선간 단락(Ⅰ)이 발생하여 궁극적으로 반도체 소자의 불량을 초래하는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 층간절연막의 증착후 평탄화 공정을 실시하여 층간절연막상에 형성되는 금속 배선의 프로파일이 개선되는 반도체 소자의 제조방법을 제공함에 있다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 제조방법에 있어서의 문제점을 설명하기 위한 현미경 사진이다.
도 4 내지 도 6은 본 발명의 실시예1에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 7내지 도 10은 본 발명의 실시예2에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 11 내지 도 13은 본 발명의 실시예3에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판 110; 제1절연막
120; 캐패시터 플러그 130; 유전막
140; 하부전극 150; 상부전극
155; 캐패시터 160; 제2절연막
170; 금속 배선 플러그 180; 금속 배선
상기한 목적을 달성하기 위한 본 발명의 실시예1에 따른 반도체 소자의 제조방법은, 셀 영역과 코어 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 기판 상에 제1절연막을 형성하는 단계; 상기 셀 영역에 해당하는 제1절연막을 관통하고 상기 기판의 셀 영역과 전기적으로 도통되는 캐패시터 플러그를 형성하는 단계; 상기 캐패시터 플러그와 전기적으로 도통되도록 상기 셀 영역에 해당하는 제1절연막 상에 캐패시터를 형성하는 단계; 상기 캐패시터가 매몰되도록 상기 제1절연막 전면상에 제2절연막을 형성하는 단계; 상기 캐패시터가 노출되지 않도록 상기 제2절연막을 평탄화하는 단계; 및 상기 평탄화된 제2절연막 상에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예2에 따른 반도체 소자의 제조방법은, 셀 영역과 코어 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 기판 상에 제1절연막을 형성하는 단계; 상기 셀 영역에 해당하는 제1절연막을 관통하고 상기 기판의 셀 영역과 전기적으로 도통되는 캐패시터 플러그를 형성하는 단계; 상기 캐패시터 플러그와 전기적으로 도통되도록 상기 셀 영역에 해당하는 제1절연막 상에 캐패시터를 형성하는 단계; 상기 캐패시터가 매몰되도록 상기 제1절연막 전면상에 제2절연막을 형성하는 단계; 상기 캐패시터가 노출되지 않도록 상기 셀 영역에 해당하는 제2절연막을 선택적으로 제거하는 단계; 상기 캐패시터가 노출되지 않도록 제2절연막을 평탄화하는 단계; 및 상기 평탄화된 제2절연막 상에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2절연막을 형성하는 단계는, 상기 코어 영역에 형성되는 제2절연막의 표면이 상기 셀 영역의 캐피시터 보다 더 높도록 상기 제2절연막의 두께를 조절하는 것을 특징으로 하며, 상기 제2절연막을 평탄화하는 단계는, 화학기계적 연마 공정을 이용하는 것을 특징으로 한다.
상기 제2절연막은 유동성이 우수한 BPSG (Boron Phosphorous SilicateGlass)막, PSG (Phosphorous Silicate Glass)막, PE-TEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) 막, USG (Undoped Silicate Glass)막 및 FOX (Flowable Oxide)막으로 구성된 군으로부터 선택된 어느 하나의 산화막으로 형성되는 것을 특징으로 한다.
상기 금속 배선을 형성하는 단계 이전에, 상기 제2절연막과 제1절연막을 관통하고 상기 코어 영역에 해당하는 기판과 전기적으로 도통되는 금속 배선 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 실시예3에 따른 반도체 소자의 제조방법은, 셀 영역과 코어 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 기판 상에 트랜지스터를 형성하는 단계; 상기 트랜지스터가 형성된 기판 상에 랜딩 패드를 형성하는 단계; 상기 기판 상에 제1절연막을 형성한 후, 비트라인 플러그와 비트라인을 형성하는 단계; 상기 제1절연막 상에 제2절연막을 형성한 후, 캐패시터 플러그를 형성하는 단계; 상기 셀 영역에 해당하는 제2절연막 상에 하부전극과 유전막과 상부전극을 순차로 형성하여 캐패시터를 형성하는 단계; 상기 캐패시터가 매립되도록 상기 제2절연막 상에 제3절연막을 평탄하게 형성하는 단계: 상기 제3절연막과 제2절연막과 제1절연막을 선택적으로 제거하여 상기 코어 영역 상에 금속 배선 플러그를 형성하는 단계; 및 상기 제3절연막 상에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제3절연막을 평탄하게 형성하는 단계는, 상기 제2절연막 상에 유동성이 우수한 산화막을 증착하는 단계; 및 상기 산화막을 화학기계적 연마 공정으로 주위 보다 표면 단차가 높은 지역만을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 산화막을 증착하는 단계 이후, 상기 셀 영역에 해당하는 산화막을 건식 식각과 습식 식각 중에서 선택된 어느 하나를 이용하여 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 한다.
상기 산화막은 BPSG (Boron Phosphorous Silicate Glass)막, PSG (Phosphorous Silicate Glass)막, PE-TEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) 막, USG (Undoped Silicate Glass)막 및 FOX (Flowable Oxide)막으로 구성된 군으로부터 선택된 어느 하나인 것을 특징으로 한다.
본 발명에 의하면, 셀 영역과 코어 영역에 증착되는 층간절연막은 단차가 제거되어 평탄화된다. 따라서, 평탄화된 층간절연막 상에 형성되는 금속 배선의 프로파일이 개선된다.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 막이 다른 막 또는 기판"상"에 있다고 언급되어지는 경우는 그것은 다른 막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 4 내지 도 6은 본 발명의 실시예1에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이고, 도 7내지 도 10은 본 발명의 실시예2에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이며, 도 11 내지 도 13은 본 발명의 실시예3에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
(실시예1)
도 4 내지 도 6을 참조하여 본 발명의 실시예1에 따른 반도체 소자의 제조방법을 설명한다.
도 4를 참조하여, 본 발명의 실시예1에 따른 반도체 소자의 제조방법은, 먼저 실리콘(Si)과 같은 반도체 원소로 구성되며 셀 영역(A)과 셀의 블록과 블록을 서로 연결하는 코어 영역(B)을 포함하는 반도체 기판(100)을 준비한다. 기판(100)은 그 위에 형성되는 구성요소 등의 용도나 기능에 따라 셀 영역과 코어 영역 이외에 주변 영역, TEG (Test Element Group) 영역 또는 스크라이브 라인 (Scribe Line) 영역 등 여러 영역으로 구분되나 여기서는 설명의 편의상 셀 영역(A)과 코어 영역(B)만을 국한하여 설명하기로 한다. 또한, 도면에는 자세히 도시하지 아니 하였지만, 기판(100)상에는 주지된 공정을 통하여 소자분리막과 트랜지스터를 비롯한 여러 구성요소가 형성되어 있다고 가정한다.
이어서, 준비된 기판(100) 전면상에 산화막과 같은 절연물을 증착하여 제1절연막(110)을 형성한 다음, 제1절연막(110)을 관통하고 기판(100)의 셀 영역(A)과 전기적으로 도통되는 캐패시터 플러그(120)를 형성한다. 계속하여, 셀 영역(A)에 해당하는 제1절연막(110)상에 하부전극(140)과 유전막(130)과 상부전극(150)를 순차로 형성하여 하부전극(140)과 유전막(130)과 상부전극(150)으로 구성되는 캐패시터(155)를 형성한다. 이때, 캐패시터(155)와 캐패시터 플러그(120)가 전기적으로 도통되도록 캐패시터의 하부전극(140)과 캐패시터 플러그(120)가 서로 연결되도록 한다. 한편, 캐패시터(155)를 평면적으로 형성할 수 있고, 또는 캐패시턴스를 증가시키기 위해 실린더형과 같이 입체적으로 형성할 수 있다. 또한, 하부전극(140)의 패턴을 반구형으로 형성할 수 있는 등 캐패시터(155)의 형상을 다양하게 변경할 수 있다.
그다음, 도 5에 도시된 바와 같이, 캐패시터(155)가 완전히 매몰되도록 제1절연막(110) 전면상에 제2절연막(160)을 형성한다. 이때, 셀 영역(A)에 해당하는 제1절연막(110) 상에는 캐패시터(155)가 형성되어 있으므로, 제1절연막(110)상에 증착되는 제2절연막(160)은 셀 영역(A)과 코어 영역(B) 간에 큰 단차가 존재하게 된다. 따라서, 단차의 정도를 완화시키기 위하여 제2절연막(160)은 유동성이 우수한 산화막으로 형성하는 것이 바람직하다. 예를 들어, 제2절연막(160)은 BPSG (Boron Phosphorous Silicate Glass)막, PSG (Phosphorous Silicate Glass)막, PE-TEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) 막, USG (Undoped Silicate Glass)막 또는 FOX (Flowable Oxide)막으로 형성하는 것이 바람직하다. 한편, 제2절연막(160) 형성시 후속하는 평탄화 공정을 고려하여 코어 영역(B)상에 형성되는 제2절연막(160)의 표면이 셀 영역(A)상에 형성된 캐패시터(155)의 상부전극(150) 보다 더 높도록 제2절연막(160)의 두께를 조절한다.
다음으로, 도 6에 도시된 바와 같이, 캐패시터(155)가 외부로 노출되지 않도록 제2절연막(160)을 화학기계적 연마(Chemical Mechanical Polishing) 공정 등으로 평탄화 한다. 유동성이 우수한 산화막으로 제2절연막(160)을 형성한다 하더라도 캐패시터(155)가 형성된 셀 영역(A)과 그렇지 않는 코어 영역(B) 사이에는 어느 정도 단차가 있을 수 있다. 따라서, 화학기계적 연마(Chemical Mechanical Polishing) 공정으로 제2절연막(160)에 있어서 주위 보다 표면 단차가 높은 지역만을 선택적으로 제거하여 평탄화 한다. 그 결과, 제2절연막(160a)에 있어서 셀 영역(A)에 형성된 캐패시터(155)의 존재에도 불구하고 셀 영역(A)과 코어 영역(B) 간에는 단차가 제거된다. 따라서, 제1절연막(110) 상에는 평탄화된 제2절연막(160a)이 형성된다.
계속하여, 포토공정과 식각 공정 등으로 평탄화된 제2절연막(160a) 상에 금속 배선(180)을 형성한다. 이때, 금속 배선(180)을 형성하기 이전에 코어 영역(B)에 해당하는 제2절연막(160a)과 제1절연막(110)을 관통하여 코어 영역(B)에 해당하는 기판(100)과 전기적으로 도통되는 금속 배선 플러그(170)를 형성할 수 있다.
이와 같이, 미리 평탄화된 제2절연막, 즉 층간절연막 상면에 금속 배선을 형성하게 되므로, 금속 배선을 형성하기 위한 포토 공정과 식각 공정 등에 있어서 초점 심도(Depth of Focus) 마진 감소에 따른 금속 배선의 프로파일 불량은 발생하지 않게 된다.
(실시예2)
도 7 내지 도 10을 참조하여 본 발명의 실시예2에 따른 반도체 소자의 제조방법을 설명한다.
도 7을 참조하여, 본 발명의 실시예2에 따른 반도체 소자의 제조방법은, 먼저 실리콘(Si)과 같은 반도체 원소로 구성되며 셀 영역(A)과 셀의 블록과 블록을 서로 연결하는 코어 영역(B)을 포함하는 반도체 기판(200)을 준비한다. 본 발명의 실시예2에 있어서도 설명의 편의상 셀 영역(A)과 코어 영역(B)만을 국한하여 설명하기로 한다. 또한, 도면에는 자세히 도시하지 아니 하였지만, 기판(200)상에는 주지된 공정을 통하여 소자분리막과 트랜지스터를 비롯한 여러 구성요소가 형성되어 있다고 가정한다.
이어서, 준비된 기판(200) 전면상에 산화막과 같은 절연물을 증착하여 제1절연막(210)을 형성한 다음, 제1절연막(210)을 관통하여 기판(200)의 셀 영역(A)과 전기적으로 도통되는 캐패시터 플러그(220)를 형성한다. 계속하여, 셀 영역(A)에 해당하는 제1절연막(210)상에 하부전극(240)과 유전막(230)과 상부전극(250)를 순차로 형성하여 캐패시터(255)를 형성한다. 이때, 캐패시터(255)와 캐패시터 플러그(220)가 전기적으로 도통되도록 캐패시터의 하부전극(240)과 캐패시터 플러그(220)가 서로 연결되도록 한다. 한편, 캐패시터(255)를 평면적으로 형성할 수 있고, 또는 캐패시턴스를 증가시키기 위해 실린더형과 같이 입체적으로 형성할 수 있다. 또한, 하부전극(240)의 패턴을 반구형으로 형성할 수 있는 등 캐패시터(255)의 형상을 다양하게 변경할 수 있다.
그다음, 도 8에 도시된 바와 같이, 캐패시터(255)가 완전히 매몰되도록 제1절연막(210) 전면상에 제2절연막(260)을 형성한다. 이때, 셀 영역(A)에 해당하는 제2절연막(110) 상에는 캐패시터(255)가 형성되어 있으므로, 제1절연막(210)상에증착되는 제2절연막(260)은 셀 영역(A)과 코어 영역(B) 간에 큰 단차가 존재하게 된다. 따라서, 단차의 정도를 완화시키기 위하여 제2절연막(260)은 유동성이 우수한 산화막으로 형성하는 것이 바람직하다. 예를 들어, 제2절연막(260)은 BPSG (Boron Phosphorous Silicate Glass)막, PSG (Phosphorous Silicate Glass)막, PE-TEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) 막, USG (Undoped Silicate Glass)막 또는 FOX (Flowable Oxide)막으로 형성하는 것이 바람직하다. 한편, 제2절연막(260) 형성시 후속하는 평탄화 공정을 고려하여 코어 영역(B)상에 형성되는 제2절연막(260)의 표면이 셀 영역(A)상에 형성된 캐패시터(255)의 상부전극(250) 보다 더 높도록 제2절연막(260)의 두께를 조절한다.
다음으로, 도 9에 도시된 바와 같이, 캐패시터(255)가 외부로 노출되지 않도록 셀 영역(A)에 해당하는 제2절연막(260)을 선택적으로 제거한다. 그결과, 셀 오픈 영역(C)을 포함하는 제2절연막(260a)이 얻어진다. 셀 오픈 영역(C) 형성을 위한 공정, 즉 제2절연막(260)에 대한 선택적 제거 공정은 건식 식각이나 습식 식각을 이용하고 식각 시간을 적절히 조절하여 셀 영역(A) 범위에 있는 제2절연막(260)의 일정 두께만을 제거하여 캐패시터(255)가 외부로 노출되지 않도록 한다. 이때, 유동성이 우수한 산화막으로 제2절연막(260)을 형성한다 하더라도 캐패시터(255)가 형성된 셀 영역(A)과 그렇지 않는 코어 영역(B) 사이에는 어느 정도 단차가 있을 수 있다. 따라서, 셀 오픈 영역(C)을 형성하게 되면, 제2절연막(260a)에 있어서 셀 영역(A)과 코어 영역(B) 간에는 단차가 어느 정도 줄어들게 되어 후속하는 평탄화 공정을 더 용이하게 진행할 수 있게 된다. 한편, 셀 오픈 영역(C)의 면적이나 형상은 셀 블록별로 달리 할 수 있다.
이어서, 도 10에 도시된 바와 같이, 셀 오픈 영역(C)이 형성된 제2절연막(260a)을 화학기계적 연마(Chemical Mechanical Polishing) 공정 등으로 평탄화 한다. 구체적으로, 화학기계적 연마(Chemical Mechanical Polishing) 공정으로 제2절연막(260a)에 있어서 주위 보다 표면 단차가 높은 지역만을 선택적으로 제거하여 평탄화 한다. 그 결과, 제1절연막(210) 상에는 셀 영역(A)에 형성된 캐패시터(255)의 존재에도 불구하고 셀 영역(A)과 코어 영역(B) 간에 단차가 제거되어 평탄화된 제2절연막(260b)이 형성된다.
계속하여, 포토공정과 식각 공정 등으로 평탄화된 제2절연막(260b) 상에 금속 배선(280)을 형성한다. 이때, 금속 배선(280)을 형성하기 이전에 코어 영역(B)에 해당하는 제2절연막(260b)과 제1절연막(210)을 관통하여 코어 영역(B)에 해당하는 기판(200)과 전기적으로 도통되는 금속 배선 플러그(270)를 형성할 수 있다.
이와 같이, 미리 평탄화된 제2절연막, 즉 층간절연막 상면에 금속 배선을 형성하게 되므로, 금속 배선을 형성하기 위한 포토 공정과 식각 공정 등에 있어서 초점 심도(Depth of Focus) 마진 감소에 따른 금속 배선의 프로파일 불량은 발생하지 않게 된다.
(실시예3)
도 11 내지 도 13을 참조하여 본 발명의 실시예3에 따른 반도체 소자의 제조방법을 설명한다.
도 11을 참조하여, 본 발명의 실시예3에 따른 반도체 소자의 제조방법은, 먼저 셀 영역(A)과 코어 영역(B)을 포함하는 반도체 기판(301)을 준비한 다음, 소자분리막(303)을 형성하여 활성영역을 한정한다. 그다음, 기판(301)의 활성영역 상에 트랜지스터(305)를 비롯하여 셀 영역(A)을 이루는 여러 구성요소 들을 주지된 공정으로 형성한다. 이를 설명하면, 기판(301)의 활성영역 상에 게이트와 불순물 접합 영역 등을 포함하는 트랜지스터(305)를 다수개 형성한 다음, 기판(301) 상에의 전도체의 증착 공정과 포토 공정 및 식각 공정으로 셀 영역(A)에 해당하는 기판(301) 상에 랜딩 패드(307)를 형성한다. 이러한 랜딩 패드(307)를 통해 후속 공정으로 형성될 비트라인(313) 및 캐패시터의 하부전극(도 12의 340 참조)은 기판(301), 구체적으로 트랜지스터(305)의 불순물 접합 영역인 소오스/드레인 영역과 전기적으로 도통된다.
이어서, 트랜지스터(305)와 랜딩 패드(307)가 형성된 기판(301) 전면상에 화학기상증착(CVD) 등의 방법으로 산화막을 증착하여 제1절연막(308)을 형성한다. 그리고 나서, 제1절연막(308)을 선택적으로 제거하여 제1콘택홀(309)를 형성한 뒤 제1콘택홀(309)을 폴리실리콘 등으로 매립하여 비트라인 플러그(311)를 형성하고, 텅스텐 실리사이드 등의 증착과 패터닝으로 비트라인(313)을 형성한다. 비트라인(313)은 비트라인 플러그(311)에 의해 랜딩 패드(307)와 전기적으로 도통되거나, 또는 트랜지스터(305)와 전기적으로 직접 도통되거나, 또는 기판(301), 즉 불순물 접합 영역과 전기적으로 도통된다. 이때, 비트라인(313) 위에 반사방지막(315)을 필요에 따라 더 형성할 수 있다.
다음으로, 비트라인(313)이 형성된 제1절연막(308) 상에 화학기상증착(CVD)방식 등으로 산화막을 증착하여 제2절연막(317)을 형성한 후, 제2절연막(317)을 선택적으로 제거하여 랜딩 패드(307)를 개방시키는 제2콘택홀(319)을 형성한다. 제2콘택홀(319)을 형성한 후, 제2콘택홀(19)을 소정의 전도체로 매립하여 랜딩 패드(307)와 전기적으로 도통되는 캐패시터 플러그(320)를 형성한다.
이어서, 도 12에 도시된 바와 같이, 셀 영역(A)에 해당하는 제2절연막(317) 상에 폴리실리콘 등의 증착과 패터닝 공정 등으로 캐패시터의 하부전극(340)을 형성한다. 이때, 캐패시턴스를 증가시키기 위하여 하부전극(340)의 패턴을 반구형 패턴으로 형성하여 하부전극(340)의 표면적이 증가되도록 하는 것이 바람직하다 할 것이다. 또한 하부전극(340)의 형상을 평면적으로 형성하거나, 또는 실린더형과 같은 입체적으로 형성하는 등 여러 다양한 형상으로 형성할 수 있음은 물론이다. 그다음, ONO (Oxide Nitride Oxide)막과 같은 고유전율 특성을 지니는 유전막(330)을 형성하고, 계속하여 폴리실리콘 등으로 상부전극(350)을 형성하여 하부전극(340)과 상부전극(350) 사이에 유전막(330)이 개재되어 구성되는 캐패시터(355)를 완성한다.
그다음, 도 13에 도시된 바와 같이, 셀 영역(A)에 형성된 캐패시터(355)가 완전히 매립되도록 제2절연막(317) 상에 제3절연막(360)을 평탄하게 형성한다. 구체적으로, 제2절연막(317) 상에 유동성이 우수한 산화막을 증착하는데, 이경우 셀 영역(A)의 캐패시터(355)의 존재에 의하여 증착된 산화막은 셀 영역(A)과 코어 영역(B) 간에 단차가 발생하게 된다. 따라서, 단차의 제거를 위해 증착된 산화막을 화학기계적 연마(CMP) 공정으로 주위 보다 표면 단차가 높은 지역만을 선택적으로제거하여 제3절연막(360)을 평탄하게 형성한다. 이때의 유동성이 우수한 산화막의 예로서, BPSG (Boron Phosphorous Silicate Glass)막, PSG (Phosphorous Silicate Glass)막, PE-TEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) 막, USG (Undoped Silicate Glass)막 또는 FOX (Flowable Oxide)막을 들 수 있다. 한편, 제2절연막(317) 상에 증착된 산화막을 선택적으로 제거하여 셀 오픈 영역을 형성한 다음 화학기계적 연마 공정을 진행하여 제3절연막(360)을 평탄하게 형성하는 방법도 고려할 수 있다.
이어서, 제3절연막(360)과 제2절연막(317) 및 제1절연막(308)을 선택적으로 제거하여 제3절연막(360)과 제2절연막(317) 및 제1절연막(308)을 관통하는 제3콘택홀(365)을 형성한다. 그다음, 제3콘택홀(365)을 전도체로 매립하여 코어 영역(B)에 해당하는 기판(301), 구체적으로 불순물 접합 영역과 전기적으로 도통되거나, 또는 트랜지스터(305)와 전기적으로 도통되는 금속 배선 플러그(370)를 형성한다. 그런다음, 제3절연막(360) 상에 전도체의 증착 공정과 포토 공정 및 식각 공정 등으로 금속 배선(38)을 형성한다.
이와 같이, 미리 평탄화된 제3절연막, 즉 층간절연막 상면에 금속 배선을 형성하게 되므로, 금속 배선을 형성하기 위한 포토 공정과 식각 공정 등에 있어서 초점 심도(Depth of Focus) 마진 감소에 따른 금속 배선의 프로파일 불량은 발생하지 않게 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 따르면, 셀 영역과 코어 영역에 증착된 층간절연막의 단차가 제거되어 층간절연막상에 형성되는 금속 배선의 프로파일이 개선되는 효과가 있다.

Claims (17)

  1. 셀 영역과 코어 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 기판 상에 제1절연막을 형성하는 단계;
    상기 셀 영역에 해당하는 제1절연막을 관통하고 상기 기판과 전기적으로 도통되는 캐패시터 플러그를 형성하는 단계;
    상기 캐패시터 플러그와 전기적으로 도통되도록 상기 셀 영역에 해당하는 제1절연막 상에 캐패시터를 형성하는 단계;
    상기 캐패시터가 매몰되도록 상기 제1절연막 전면상에 제2절연막을 형성하는 단계;
    상기 캐패시터가 노출되지 않도록 상기 제2절연막을 평탄화하는 단계; 및
    상기 평탄화된 제2절연막 상에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제2절연막을 형성하는 단계는, 상기 코어 영역에 형성되는 제2절연막의 표면이 상기 셀 영역의 캐피시터 보다 더 높도록 상기 제2절연막의 두께를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 제2절연막을 평탄화하는 단계는, 화학기계적 연마 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2절연막은 유동성이 우수한 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 산화막은 BPSG (Boron Phosphorous Silicate Glass)막, PSG (Phosphorous Silicate Glass)막, PE-TEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) 막, USG (Undoped Silicate Glass)막 및 FOX (Flowable Oxide)막으로 구성된 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 금속 배선을 형성하는 단계 이전에, 상기 제2절연막과 제1절연막을 관통하고 상기 코어 영역에 해당하는 기판과 전기적으로 도통되는 금속 배선 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 셀 영역과 코어 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 기판 상에 제1절연막을 형성하는 단계;
    상기 셀 영역에 해당하는 제1절연막을 관통하고 상기 기판과 전기적으로 도통되는 캐패시터 플러그를 형성하는 단계;
    상기 캐패시터 플러그와 전기적으로 도통되도록 상기 셀 영역에 해당하는 제1절연막 상에 캐패시터를 형성하는 단계;
    상기 캐패시터가 매몰되도록 상기 제1절연막 전면상에 제2절연막을 형성하는 단계;
    상기 캐패시터가 노출되지 않도록 상기 셀 영역에 해당하는 제2절연막을 선택적으로 제거하는 단계;
    상기 캐패시터가 노출되지 않도록 제2절연막을 평탄화하는 단계; 및
    상기 평탄화된 제2절연막 상에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 제2절연막을 형성하는 단계는, 상기 코어 영역에 형성되는 제2절연막의 표면이 상기 셀 영역의 캐피시터 보다 더 높도록 상기 제2절연막의 두께를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제7항에 있어서,
    상기 제2절연막을 선택적으로 제거하는 단계는, 건식 식각과 습식 식각 중에서 선택된 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제7항에 있어서,
    상기 제2절연막을 평탄화하는 단계는, 화학기계적 연마 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2절연막은 유동성이 우수한 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 산화막은 BPSG (Boron Phosphorous Silicate Glass)막, PSG (Phosphorous Silicate Glass)막, PE-TEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) 막, USG (Undoped Silicate Glass)막 및 FOX (Flowable Oxide)막으로 구성된 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제7항에 있어서,
    상기 금속 배선을 형성하는 단계 이전에, 상기 제2절연막과 제1절연막을 관통하고 상기 코어 영역에 해당하는 기판과 전기적으로 도통되는 금속 배선 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 셀 영역과 코어 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 기판 상에 트랜지스터를 형성하는 단계;
    상기 트랜지스터가 형성된 기판 상에 랜딩 패드를 형성하는 단계;
    상기 기판 상에 제1절연막을 형성한 후, 비트라인 플러그와 비트라인을 형성하는 단계;
    상기 제1절연막 상에 제2절연막을 형성한 후, 캐패시터 플러그를 형성하는 단계;
    상기 셀 영역에 해당하는 제2절연막 상에 하부전극과 유전막과 상부전극을 순차로 형성하여 캐패시터를 형성하는 단계;
    상기 캐패시터가 매립되도록 상기 제2절연막 상에 제3절연막을 평탄하게 형성하는 단계:
    상기 제3절연막과 제2절연막과 제1절연막을 선택적으로 제거하여 상기 코어 영역 상에 금속 배선 플러그를 형성하는 단계; 및
    상기 제3절연막 상에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 제3절연막을 평탄하게 형성하는 단계는,
    상기 제2절연막 상에 유동성이 우수한 산화막을 증착하는 단계; 및
    상기 산화막을 화학기계적 연마 공정으로 주위 보다 표면 단차가 높은 지역만을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 산화막을 증착하는 단계 이후, 상기 셀 영역에 해당하는 산화막을 건식 식각과 습식 식각 중에서 선택된 어느 하나를 이용하여 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제15항 또는 제16항에 있어서,
    상기 산화막은 BPSG (Boron Phosphorous Silicate Glass)막, PSG (Phosphorous Silicate Glass)막, PE-TEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) 막, USG (Undoped Silicate Glass)막 및 FOX (Flowable Oxide)막으로 구성된 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
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