KR20000004454A - 반도체장치의 스토리지 콘택 형성방법 - Google Patents

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Abstract

본 발명의 반도체 장치의 스토리지 콘택 형성 방법은, 제1 층간 절연막 및 비트 라인 패턴이 순차적으로 형성된 반도체 기판 상에 절연막을 형성하는 단계와, 절연막을 식각하여 반도체 기판을 노출시키는 제1 콘택 홀을 형성하는 단계와, 제1 콘택 홀 및 절연막 상에 제1 도전막을 도포하는 단계와, 제1 도전막 및 절연막을 평탄화하는 단계와, 평탄화된 절연막 상에 제2 층간 절연막을 도포하는 단계와, 제2 층간 절연막을 식각하여 제1 도전막을 노출시키는 제2 콘택 홀을 형성하는 단계, 및 제2 콘택 홀에 도전성 물질을 증착하여 스토리지 콘택을 형성하는 단계를 포함한다.

Description

반도체 장치의 스토리지 콘택 형성 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 반도체 장치의 스토리지 콘택 형성 방법에 관한 것이다.
현재 반도체 장치의 집적도가 점점 증가함에 따라 셀 영역의 면적이 감소하게 되고, 결과적으로 콘택 홀(contact hole)의 크기도 감소하여 접촉 저항이 증가하게 된다. 또한, 콘택 홀 형성시의 사진식각공정에서 미스얼라인이 발생하여 콘택 홀을 채우는 도전층과 인접한 다른 도전층이 원하지 않게 단락되는 경우가 발생될 수 있다. 더욱이 각 층 사이마다 층간 절연막이 삽입됨에 따라 하부 막질이 두꺼워지므로 식각 공정을 수행하는 과정에서 여러 가지 문제점들이 나타날 수 있는데, 이를 첨부된 도면을 참조하면서 구체적으로 설명하기로 한다.
도 1은 종래의 반도체 장치의 콘택 형성 방법의 문제점을 설명하기 위한 도면으로서, 반도체 메모리 소자인 DRAM(Dynamic Random Access Memory)에서의 비트 라인과 스토리지 콘택을 나타내 보인 단면도이다.
도 1을 참조하면, 반도체 기판(100)의 활성 영역 상에 층간 절연막(110)이 형성되어 있으며, 층간 절연막(110) 상에는 비트 라인 패턴(120)이 형성되어 있다. 그리고 비트 라인 패턴(120)이 덮여지도록 절연막(130)이 형성되며, 절연막(130) 사이에는 스토리지 콘택 홀이 형성된다. 스토리지 콘택 홀에는 도전막(140)이 형성되며, 도전막(140)에 접촉되도록 스토리지 노드(150)가 형성된다.
그런데, 이와 같은 반도체 장치를 제조하는데 있어서, 반도체 장치의 집적도가 점점 커짐에 따라 콘택 홀의 크기가 작아지고 그 깊이가 점점 깊어지므로, 콘택 홀 양쪽에 형성되어 있는 비트 라인 패턴(12)과 스토리지 콘택 홀에 형성된 도전막(140) 사이에 미스얼라인 마진이 줄어들고, 경우에 따라서는 스토리지 노드(150)와 비트 라인 패턴(120)사이가 단락될 수 있다.
본 발명의 목적은 고집적도의 반도체 장치를 제조하는데 있어서 주위의 금속 배선과의 미스얼라인 마진을 증대시켜서 단락을 방지할 수 있는 반도체 장치의 콘택 홀 형성 방법을 제공하는데 있다.
도 1은 종래의 반도체 장치의 스토리지 콘택 형성 방법의 문제점을 설명하기 위한 단면도이다.
도 2 내지 도 7은 본 발명에 따른 반도체 장치의 스토리지 콘택 형성 방법을 개략적으로 나타내 보인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
200...반도체 기판 210...제1 층간 절연막
220...비트 라인 패턴 230...절연막
240...제1 콘택 홀 250...제1 도전막
260...제2 층간 절연막 270...제2 콘택 홀
280...스토리지 콘택
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치의 콘택 형성 방법은, 제1 층간 절연막 및 비트 라인 패턴이 순차적으로 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 반도체 기판을 노출시키는 제1 콘택 홀을 형성하는 단계; 상기 제1 콘택 홀 및 절연막 상에 제1 도전막을 도포하는 단계; 상기 제1 도전막 및 절연막을 평탄화하는 단계; 상기 평탄화된 절연막 상에 제2 층간 절연막을 도포하는 단계; 상기 제2 층간 절연막을 식각하여 상기 제1 도전막을 노출시키는 제2 콘택 홀을 형성하는 단계; 및 상기 제2 콘택 홀에 도전성 물질을 증착하여 스토리지 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 절연막을 도포한 후에 상기 비트 라인 패턴의 일부가 노출되도록 평탄화 공정을 수행하는 단계를 더 포함하는 것이 바람직하며, 상기 평탄화 공정은 화학 기계적 연마법을 사용하여 수행할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2 내지 도 7은 본 발명에 따른 반도체 장치의 콘택 형성 방법을 개략적으로 나타내 보인 단면도들이다.
도 2를 참조하면, 제1 층간 절연막(210) 및 비트 라인 패턴(220)이 순차적으로 형성된 반도체 기판(200) 상에 절연막(230)을 형성한다. 반도체 기판(230) 상에 제1 층간 절연막(210) 및 비트 라인 패턴(220)을 형성시키는 방법으로는 통상의 잘 알려진 방법, 예컨대 제1 층간 절연막(210)을 도포한 후 리소그라피 공정을 사용하여 비트 라인 패턴을 형성하는 방법을 사용한다. 상기 절연막(230)으로는 산화막을 사용한다. 절연막(230)을 형성한 후에는, 비트 라인 패턴(220)의 일부가 노출되도록 평탄화 공정을 수행할 수 있다. 즉, 화학 기상 증착법을 사용하여 비트 라인 패턴(220)을 형성하는 경우에, 비트 라인 패턴(220)의 두께를 일정 두께 이하, 예컨대 3000Å 이하로 하는 것이 용이하지 않다. 따라서, 절연막(230)을 평탄화하면서 비트 라인 패턴(220)의 일부를 함께 제거하면, 비트 라인 패턴(220)의 두께를 용이하게 줄일 수 있다.
다음에, 도 3에 도시된 바와 같이, 절연막(230)을 식각하여 반도체 기판(200)의 활성 영역을 노출시키는 제1 콘택 홀(240)을 형성한다. 이를 위하여, 절연막(230) 상에 포토레지스트막(미도시)를 도포하고, 통상의 리소그라피법에 따른 노광 및 현상을 수행하여 포토레지스트 패턴(미도시)을 형성한다. 그리고, 포토레지스트 패턴(미도시)을 식각마스크로 절연막(230)을 식각하여 제1 콘택 홀(240)을 형성한다. 제1 콘택 홀(240)을 형성한 후에는 포토레지스트 패턴을 제거하고, 클리닝 공정을 수행한다.
다음에, 도 4에 도시된 바와 같이, 제1 콘택 홀(240) 및 절연막(230) 상에 제1 도전막(250)을 도포한다. 제1 도전막(250) 물질로는 텅스텐(W) 또는 폴리실리콘을 사용한다.
다음에, 도 5에 도시된 바와 같이, 절연막(230)이 노출되도록 제1 도전막(250) 및 절연막(230)을 평탄화한다. 상기 평탄화는 화학 기계적 연마(Chemical Mechanical Polishing)법을 사용하여 수행한다. 화학 기계적 연마 공정을 수행한 후에는 클리닝 공정을 수행한다.
다음에, 도 6에 도시된 바와 같이, 평탄화된 절연막(230) 상에 제2 층간 절연막(260)을 도포한다. 그리고 제2 층간 절연막(260)을 식각하여 제1 도전막(250)을 노출시키는 제2 콘택 홀(270)을 형성한다. 제2 콘택 홀(270)을 형성시키는 방법은 제1 콘택 홀(240)을 형성한 방법과 동일하다. 제2 층간 절연막(260)으로는 산화막을 사용한다.
다음에, 도 7에 도시된 바와 같이, 제2 콘택 홀(270)에 도전성 물질을 증착하여 스토리지 콘택(280)을 형성한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 장치의 콘택 형성 방법은, 콘택 홀 형성 및 콘택 홀 내에 도전막 형성을 두 단계로 나누어서 수행함으로써, 고집적도의 반도체 장치의 콘택을 형성하는데 있어서 주위의 금속 배선과의 미스얼라인 마진을 증대시켜서 단락을 방지할 수 있다.

Claims (3)

  1. 제1 층간 절연막 및 비트 라인 패턴이 순차적으로 형성된 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 반도체 기판을 노출시키는 제1 콘택 홀을 형성하는 단계;
    상기 제1 콘택 홀 및 절연막 상에 제1 도전막을 도포하는 단계;
    상기 제1 도전막 및 절연막을 평탄화하는 단계;
    상기 평탄화된 절연막 상에 제2 층간 절연막을 도포하는 단계;
    상기 제2 층간 절연막을 식각하여 상기 제1 도전막을 노출시키는 제2 콘택 홀을 형성하는 단계; 및
    상기 제2 콘택 홀에 도전성 물질을 증착하여 스토리지 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 절연막을 도포한 후에 상기 비트 라인 패턴의 일부가 노출되도록 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 평탄화 공정은 화학 기계적 연마법을 사용하여 수행하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
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