KR970010680B1 - 반도체장치 제조방법 - Google Patents

Abstract

내용 없음

Description

반도체장치 제조방법

제1도는 DRAM셀 레이아웃도.

제2도는 종래의 DRAM셀 제조방법을 도시한 공정순서도.

제3도는 본 발명의 일실시예에 의한 DRAM셀 제조방법을 도시한 공정순서도.

제4도는 본 발명의 일실시예에 의한 DRAM셀 제조방법을 도시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

1 : 게이트절연막 2 : 게이트전극

3 : 소오스 및 드레인영역 4 : 평탄화층

14 : 식각저지층 16 : 폴리실리콘플러그

17 : 폴리실리콘층 18 : 텅스텐 실리사이드

19 : 제1실연층 20 : 측벽절연막

22 : 커패시터 스토리지노드 23 : 측벽절연막

100 : 반도체기판 101 : 필드산화막

본 발명은 반도체장치 제조방법에 관한 것으로, 특히 반도체장치 콘택홀(contact hole) 형성방법에 관한 것이다.

제1도 및 제2도를 참조하여 종래의 DRAM(Dynamic Random Access Memory) 제조방법을 설명하면 다음과 같다.

제1도는 DRAM셀 레이아웃을 도시한 것이며, 제2도는 제1도의 a-a' 단면에 따른 DRAM셀 제조방법을 공정순서에 따라 나타낸 것이다.

제1도에서 참조부호 W/L은 워드라인을 나타내고, B/L, 은 비트라인을 나타내며, SC는 스토리지노드 콘택을 나타낸다. 제2도를 참조하여 종래의 DRAM셀 제조방법을 설명한다.

먼저, 제2도(a)에 도시된 바와 같이 필드산화막(101)에 의해 활성영역과 소자 분리영역으로 구분된 반도체기판(100)상에 통상의 방법에 의해 게이트절연막(1), 게이트전극(2), 소오스 및 드레인영역(3)으로 이루어지는 셀트랜지스터을 형성하고, 그 전면에 제1평탄화층(4)으로서, CVD(Chemical Vapor Deposition)산화막을 형성한다.

다음에 제2도(b)에 도시된 바와 같이 상기 제1평탄화층(4)을 선택적으로 식각하여 상기 셀렉트랜지스터의 소오스 또는 드레인영역(3)을 노출시키는 비트라인 콘택을 형성한 후, 그 결과물 전면에 폴리실리콘(6)을 증착한 다음 이를 에치백하여 상기 비트라인 콘택을 채우는 폴리실리콘플러그(6)를 형성한다.

이어서 제2도(c)에 도시된 바와 같이 상기 폴리실리콘플러그(6) 및 제1평탄화층(4)상애 비트라인 형성을 위한 도전층으로서, 폴리실리콘층(7)과 텅스텐실리사이드(WSi₂)(8)를 차례로 형성한 후, 사진식각공정을 통해 소정의 비트라인패턴으로 패터닝하여 상기 폴리실리콘플러그(6)를 통해 셀트랜지스터의 소오스 또는 드레인잉역(3)과 연결되는 비트라인(7,8)을 형성한다.

다음에 제2도는 (d)에 도시된 바와 같이 상기 결과물 전면에 제2평탄화층(9)으로서, CVD 산화막을 형성하고, 이위에 식각저지층(10)으로서, 질화막(10)을 형성한 후, 상기 질화막(10)과 제2평탄화층(9) 및 제1평탄화층(4)을 선택적으로 식각하여 상기 셀트랜지스터의 소오스 또는 드레인영역(3)을 노출시키는 스토리지노드 콘택(1l)을 형성한다.

이어서 제2도 (e)에 도시한 바와 같이 상기 스토리지노드 콘택(11)을 통해 상기 셀트랜지스터의 소오스 또는 드레인영역과 연결되는 커패시터 스토리지노드(l2)를 형성한다. 여기서, 스토리지노드(12)는 통상의 실린더형 캐패시터 제조방법에 의해 형성된 것을 도시하였다.

상술한 종래기술에 있어서는 스토리지노드 콘택을 형성할 경우, 제1도에 도시된 바와 같이 스토리지노드콘택(SC)과 비트라인(B/L)간의 얼라인먼트 마진(Alignment margin)이 없어 0.1μm 정도의 미스얼라인(Misalign)에 의해서도 비트라인과 스토리지노드간에 단락이 발생하거나 절연막의 파괴전압이 매우 낮아지게되어 메모리셀 불량이 원인이 된다.

또한, 64M DRAM의 경우, 콘택크기가 0.4μm이므로 현재의 i-라인 스텝퍼(stepper)를 사용하여 정확한 크기 및 균일성(Uniformity)을 실현하는데 문제가 있으며, 콘택의 깊이가 깊어지게 되므로 식각 타겟(target) 설정에도 어려움이 따르게 된다. 이러한 문제들은 DRAM의 더욱 축소화되고 고집적화될수록 보다 큰 문제로 대두되게 된다.

본 발명은 상술한 문제를 해결하기 위한 것으로, DRAM의 커패시터 스토리지노드 콘택을 셀프얼라인 방식에 의해 형성할 수 있도록 한 반도체장치 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 반도체기판상에 게이트절연막(1), 게이트 전극(2), 소오스 및 드레인영역(3)으로 이루어진 트랜지스터를 형성하는 공정과, 상기 결과물 전면에 평탄화층(4)을 형성하는 공정, 상기 평탄화층(4)을 선택적으로 식각하여 비트라인 콘택 및 스토리지노드 콘택을 동시에 형성하는 공정, 상기 비트라인 콘택 및 스토리지노드 콘택을 도전물질(16)로 매몰시키는 공정, 상기 비트라인 콘택 상부에 도전층(17,18)과 절연층(19)을 형성한 후 패터닝하여 비트라인을 형성하는 공정, 상기 비트라인 측면에 측벽절연막(20)을 형성하는 공정, 및 상기 스토리지노드 콘택 상부에 커패시터 스토리지노드(22)를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제3도에 본 발명에 의한 반도체장치 제조방법을 공정순서에 따라 도시하였다

먼저, 제3도 (a)에 도시된 바와 같이 필드산화막(101)에 의해 활성영역과 소자 분리영역으로 구분된 반도체기판(100)상에 통상의 방법에 의해 게이트절연막(1), 게이트전극(2), 소오스 및 드레인영역(3)으로 이루어지는 셀트랜지스터를 형성하고, 그 전면에 평탄화층(4)으로서, CVD(Chemical Vapor Deposition)산화막을 형성한 다음 이위에 식각저지층(14)으로서, CVD질화막을 형성한다.

다음에 제3도 (b)에 도시된 바와 같이 상기 식각저지층(14) 및 평탄화층(4)을 사진식각공정에 의해 선택적으로 식각하여 상기 셀트랜지스터의 소오스 또는 드레인영역(3)을 노출시키는 비트라인 콘택과 스토리지 노드 콘택을 동시에 형성한 후, 그 결과물 전면에 폴리실리콘(16)을 증착한 다음 이를 에치백하여 상기 비트라인 콘택 및 스토리지 노드 콘택을 채우는 폴리실리콘플러그(16)를 형성한다.

이어서 제3도 (c)에 도시된 바와 같이 폴리실리콘플러그(16) 및 평탄화층(4)상에 비트라인 형성을 위한 도전층으로서, 폴리실리콘층(17)과 텅스텐 실리사이드(WSi₂)(18)를 차례로 형성한 후, 이위에 제1절연층(19)으로서, 예컨대 CVD질화막(19)을 형성한 다음 사진식각공정을 통해 상기 CVD질화막(19)과 텅스텐실리사이드(18) 및 폴리실리콘층(16)을 소정의 비트라인패턴으로 패터닝하여 상기 폴리실리콘플러그(16)를 통해 셀트랜지스터의 소오스 또는 드레인영역(3)과 연결되는 비트라인(17,18)을 형성한다.

다음에 제3도 (d)에 도시된 바와 같이 상기 결과물 전면에 제2절연층으로서, 예컨대 CVD 질화막을 증착한 후, 이를 에치백하여 상기 비트라인 측벽에 측벽절연막(20)을 형성한다.

이어서 제3도 (e)에 도시된 바와 같이 상기 스토리지노드 콘택내에 형성된 폴리실리콘플러그(16)를 통해 상기 셀트랜지스터의 소오스 또는 드레인영역과 연결되는 커패시터 스토리지노드(22)를 형성한다. 여기서, 스토리지노드(22)는 예컨대 통상의 실린더형 커패시터 제조방법에 의해 형성된 것을 도시하였다.

본 발명의 다른 실시예로서, 제4도에 도시한 바와 같이 상술한 제3도의 방법에 의해 비트라인 콘택과 스토리지노드 콘택을 동시한 형성한 다음 콘택 내벽에 측벽절연막(23)을 형성하는 것도 가능한데, 이 경우 비트라인 및 스토리지노드 형성시 스탭커버리지를 개선할 수 있는 효과가 얻어진다.

이와 같이 본 발명은 스토리지노드 콘택을 비트라인 콘택과 동시에 형성하므로 스토리지 노드 콘택의 깊이가 비트라인 콘택과 동일하게 형성되고 그 깊이가 깊지 않게 되어 종래방법에 비해 식각 타겟을 설정하기가 용이하다.

또한, 비트라인을 형성한 다음에 스토리지노드 콘택을 다시 형성할 필요가 없게 되므로 스토리지노드와 비트라인과의 단락현상등으로 인한 불량이 발생하지 않는다.

그리고 비트라인의 단차를 커패시터 유효면적으로 이용할 수 있게 되므로 종래 방법과 비교하여 비트라인위로의 커패시터 높이를 동일하게 할 경우 더 큰 커패시터 용량을 얻을 수 있게 된다.

Claims (2)

1. 반도체기판상에 게이트절연막(1), 게이트전극(2), 소오스 및 드레인영역(3)으로 이루어진 트랜지스터를 형성하는 공정과, 상기 결과를 전면에 평탄화층(4)을 형성하는 공정, 상기 평탄화층(4)을 선택적으로 식각하여 비트라인 콘택 및 스토리지노드 콘택을 동시에 형성하는 공정, 상기 비트라인 콘택 및 스토리지노드 콘택을 도전물질(16)로 매몰시키는 공정, 상기 비트라인 콘택 상부에 도전층(17, 18)과 절연층(19)을 형성한 후 패터닝하여 비트라인을 형성하는 공정, 상기 비트라인 측면에 측벽절연막(20)을 형성하는 공정, 및 상기 스토리지노드 콘택 상부에 커패시터 스토리지노드(22)를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
2. 제1항에 있어서, 상기 비트라인 콘택 및 스토리지노드 콘택을 형성한 후, 비트라인 콘택 및 스토리지 노드 콘택 내벽에 측벽절연막(23)을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체장치 제조방법.