KR100268459B1 - 반도체 장치의 콘택 플러그 형성 방법 - Google Patents

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Abstract

본 발명은 콘택홀의 종횡비를 감소시키고, 절연층을 평탄화 시키는 반도체 장치의 콘택 플러그 형성 방법에 관한 것으로, 반도체 기판 내에 복수 개의 확산 영역을 갖는 반도체 기판 상에 도전 구조물이 형성된다. 도전 구조물을 포함하여 반도체 기판 상에 제 1 절연층이 형성된다. 콘택홀 형성용 마스크를 사용하여 제 1 절연층이 식각 되어 콘택홀이 형성된다. 콘택홀을 채우면서 제 1 절연층 상에 도전층이 형성된다. 제 1 절연층의 상부 표면이 노출될 때까지 도전층이 식각 되어 콘택 플러그가 형성된다. 콘택 플러그를 포함하여 제 1 절연층 상에 제 2 절연층이 형성된다. 콘택 플러그가 노출될 때까지 제 1 및 제 2 절연층이 평탄화 식각 된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 콘택 플러그 형성 두께로 제 1 절연층을 형성하고, 절연층 평탄화 식각을 위한 제 2 절연층을 형성함으로써 콘택홀의 종횡비를 감소시킬 수 있고, 동시에 절연층의 상부 표면을 평탄화 시킬 수 있다. 또한, 콘택홀의 종횡비가 감소함에 따라 콘택홀에 대한 콘택 플러그 형성용 도전층의 필링 특성을 향상시킬 수 있다.

Description

반도체 장치의 콘택 플러그 형성 방법(A METHOD OF FORMING CONTACT PLUG OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 콘택 플러그(contact plug) 형성 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 다층 배선 기술이 요구된다. 다층 배선 기술에 있어서, 포토리소그라피(photolithography) 공정 마진을 확보하고 배선의 길이를 최소화시키기 위해서 절연층 및 도전층의 평탄화가 요구된다. 평탄도가 유지되지 않으면, 심각한 토폴로지(topology)로 인해 배선이 끊어지거나(open) 단락(short)되는 문제점이 발생된다.
절연층 및 도전층의 평탄화가 요구되는 공정의 예로서, 콘택 플러그 형성 공정이 있다.
종래 콘택 플러그 형성 방법은, 절연층 CMP(chemical mechanical polishing) 공정이 도전층 CMP 공정에 선행되기 때문에 다음과 같은 문제점이 있었다. 즉, 절연층 CMP 공정시 절연층 상부 표면에 연마제에 의한 마이크로 스크래치(micro scratch) 및 피팅(pitting) 등의 결함이 발생되는데, 이는 후속 도전층 증착 공정시 상기 결함 부위에 도전 물질이 트랩(trap)되어 배선간의 브리지를 유발하게 된다. 결과적으로, 소자의 신뢰성(reliability) 및 수율(yield) 등을 저하시키는 문제점이 발생된다.
상기 문제점을 해결하기 위해, 콘택홀에 도전 물질을 채운 후 평탄화 식각 공정을 수행하게 되었다. 이러한 방법은 동 발명자에 의해 출원된 한국 특허 출원 98-24146 호에 개시되었고, 그 공정들을 도 1a 내지 도 1d에서 보여주고 있다.
도 1a를 참조하면, 종래의 반도체 장치의 콘택 플러그 형성 방법은 먼저, 소자격리막(2)을 갖는 반도체 기판(1) 상에 게이트 전극(4) 예를 들어, 반도체 메모리 장치의 워드 라인(wordline)이 형성된다. 상기 게이트 전극(4)을 포함하여 반도체 기판(1) 전면에 절연층(6) 예를 들어, 산화막이 증착 된다. 상기 절연층(6)의 상부 표면은 상기 게이트 전극(4)의 토폴로지(topology)를 따라 울퉁불퉁하게 형성된다. 또한, 상기 게이트 전극(4)이 형성된 고단차 영역과 형성되지 않은 저단차 영역이 있게 된다.
상기 절연층(6)을 식각 하여 확산 영역들(도면에 미도시)을 노출시키기 위한 콘택홀(8)이 형성된다. 상기 콘택홀(8)이 완전히 채워지도록 상기 절연층(6) 상에 도전층(10) 예를 들어, 폴리실리콘막이 증착 된다.
도 1b에 있어서, 상기 콘택홀(8) 양측 절연층(6) 상의 도전층(10)이 예를 들어, 에치 백 공정으로 식각 된다. 이때, 고단차 영역과 저단차 영역의 경계 부위에 잔류 폴리실리콘막이 없도록 충분한 과식각(overetch)이 수행된다.
상기 과식각 공정에 의해 어느 정도 리세스된 콘택 플러그(recessed contact plug)(10a)가 형성된다.
마지막으로, 상기 콘택 플러그(10a)를 포함하여 절연층(6)이 CMP(chemical mechanical polishing) 공정으로 평탄화 식각 되면 도 1c에 도시된 바와 같이, 평탄한 상부 표면을 갖는 콘택 플러그(10a) 및 이와 나란한 상부 표면을 갖는 절연층(6a)이 형성된다.
그러나, 상술한 바와 같은 종래 콘택 플러그 형성 방법은, 상기 절연층(6)이 후속 CMP 공정을 고려하여 비교적 두껍게 증착 되고 결과적으로, 종횡비(aspect ratio)가 비교적 큰 깊은 콘택홀(deep contact hole)(8)이 형성된다. 이것은 콘택홀(8) 형성을 위한 절연층(6)의 식각량을 증가시키게 되고 또한, 콘택홀(8) 필링(filling) 특성이 저하된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 콘택홀의 종횡비를 줄이면서 동시에 절연층의 상부 표면을 평탄화 시킬 수 있는 반도체 장치의 콘택 플러그 형성 방법을 제공함에 그 목적이 있다.
본 발명의 목적은 콘택홀의 종횡비를 감소시킬 수 있고, 이로써 콘택 필링 특성을 향상시킬 수 있는 반도체 장치의 콘택 플러그 형성 방법을 제공함에 있다.
도 1a 내지 도 1c는 종래의 반도체 장치의 콘택 플러그 형성 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 장치의 콘택 플러그 형성 방법의 공정들을 순차적으로 보여주는 흐름도;
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 장치의 콘택 플러그 형성 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
1, 100, 200 : 반도체 기판 2, 102 : 소자격리막
4, 104 : 게이트 전극 6 : 절연층
8, 108, 206 : 콘택홀 10, 110, 208 : 도전층
10a, 110a, 208a : 콘택 플러그 106, 204 : 제 1 절연층
112, 210 : 제 2 절연층 202 : 금속 배선
207 : 배리어막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 플러그 형성 방법은, 반도체 기판 내에 복수 개의 확산 영역을 갖는 반도체 기판 상에 도전 구조물을 형성하는 단계; 상기 도전 구조물을 포함하여 반도체 기판 상에 제 1 절연층을 형성하는 단계; 콘택홀 형성용 마스크를 사용하여 상기 제 1 절연층을 식각 하여 콘택홀을 형성하는 단계; 상기 콘택홀을 채우면서 상기 제 1 절연층 상에 도전층을 형성하는 단계; 상기 제 1 절연층의 상부 표면이 노출될 때까지 상기 도전층을 식각 하여 콘택 플러그를 형성하는 단계; 및 상기 콘택 플러그를 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계; 상기 콘택 플러그가 노출될 때까지 상기 제 2 절연층 및 제 1 절연층을 평탄화 식각 하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 도전층 형성 전에 콘택홀을 포함하여 상기 제 1 절연층 상에 배리어막을 형성하는 단계를 더 포함할 수 있다.
(작용)
도 2c 및 도 3c를 참조하면, 본 발명에 따른 신규한 반도체 장치의 콘택 플러그 형성 방법은, 콘택홀을 채우면서 제 1 절연층 상에 도전층이 형성된다. 제 1 절연층의 상부 표면이 노출될 때까지 도전층이 식각 되어 콘택 플러그가 형성된다. 콘택 플러그를 포함하여 제 1 절연층 상에 제 2 절연층이 형성된다. 콘택 플러그가 노출될 때까지 제 2 절연층 및 제 1 절연층이 평탄화 식각 된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 콘택 플러그 형성 두께로 제 1 절연층을 형성하고, 절연층 평탄화 식각을 위한 제 2 절연층을 형성함으로써 콘택홀의 종횡비를 감소시킬 수 있고, 동시에 절연층의 상부 표면을 평탄화 시킬 수 있다. 또한, 콘택홀의 종횡비가 감소함에 따라 콘택홀에 대한 콘택 플러그 형성용 도전층의 필링 특성을 향상시킬 수 있다.
(실시예 1)
이하, 도 2를 참조하여 본 발명의 1 실시예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 장치의 콘택 플러그 형성 방법의 공정들을 순차적으로 보여주는 흐름도 이다.
도 2a를 참조하면, 본 발명의 제 1 실시예에 따른 반도체 장치의 콘택 플러그 형성 방법은 먼저, 반도체 기판(100) 상에 활성 영역과 비활성 영역을 정의하기 위한 소자격리막(102)이 형성된다. 상기 소자격리막(102)은 예를 들어, STI(shallow trench isolation) 방법으로 형성된다. 상기 반도체 기판(100) 상에 게이트 전극(104) 예를 들어, 반도체 메모리 장치의 워드 라인이 형성된다. 상기 게이트 전극(104)의 양측의 활성 영역 내에 확산 영역들(도면에 미도시) 예를 들어, 소오스/드레인 영역들이 형성된다. 상기 게이트 전극(104)을 포함하여 반도체 기판(100) 전면에 배선간의 절연을 위한 절연층(106)이 형성된다.
상기 절연층(106)은, 후속 절연층 평탄화 식각 공정을 고려하지 않은 두께 즉, 콘택 플러그 형성을 위한 두께로 예를 들어, 3000Å - 7000Å의 두께 범위 내로 형성된다. 이때, 상기 절연층(106)의 상부 표면은 상기 게이트 전극(104)의 토폴로지를 따라 울퉁불퉁하게 형성되며, 상기 게이트 전극(104)이 형성된 영역은 게이트 전극(104)이 형성되지 않은 영역보다 상대적으로 고단차를 갖게 된다.
상기 절연층(106)은 CVD(chemical vapor deposition), 리플로우(reflow), 증착/식각, 그리고 HDP(high density plasma) 등의 방법에 의한 SiO2, USG(undoped silicate glass), BPSG(boro phospho silicate glass), PSG(phospho silicate glass), SiN, SiON, 그리고 SiOF 또는 스핀 코팅(spin coating) 방법에 의한 SOG(spin on glass), FOX(flowable oxide), 그리고 폴리머(polymer) 중 어느 하나로 형성되는 단일막 또는 이들의 복합막이다.
콘택홀 형성을 위한 포토레지스트 패턴(도면에 미도시)을 마스크로 사용하여, 상기 확산 영역들 중 적어도 하나가 노출될 때까지 상기 절연층(106)이 식각 되어 콘택홀(108)이 형성된다. 상기 콘택홀(108)은 4000Å - 10000Å의 깊이를 갖도록 형성되고, 바람직하게 7000Å의 깊이를 갖도록 형성된다. 또한, 상기 콘택홀(108)은 1000Å - 6000Å의 직경을 갖도록 형성된다. 콘택 플러그 형성을 위한 도전층(110)이 상기 콘택홀(108)을 채우기에 충분한 두께 예를 들어, 상기 절연층(106) 상에 1000Å - 5000Å의 두께 범위 내로 형성된다.
상기 도전층(110)은 CVD, PVD, 리플로우(reflow), 그리고 force fill 방법 중 어느 하나에 의해 형성된 W, Al, Cu, Ti, TiN, poly-Si, W-Si, Al-Cu, 그리고 Al-Cu-Si 중 어느 하나로 형성된다.
상기 도전층(110) 형성 전에 콘택 저항 개선, 상호 반응 억제, 그리고 접착(adhesion) 특성 개선을 위한 배리어막(barrier layer)(도면에 미도시)이 더 형성될 수 있다. 상기 배리어막은 예를 들어, Ti, TiN, Ta, TaN, WN, 그리고 TiSiN 중 어느 하나로 형성되는 단일막 또는 이들의 복합막이다.
다음, 도 2b에 있어서, 상기 절연층(106)의 상부 표면이 노출될 때까지 상기 도전층(110)이 식각 되어 콘택 플러그(110a)가 형성된다. 상기 도전층(110) 식각 공정은 습식 방법에 의한 전면 에치 백(etch back) 공정 내지 바람직하게, 건식 방법에 의한 전면 에치 백 공정으로 수행된다. 상기 도전층(110) 식각 공정은 게이트 전극(104)이 형성된 고단차 영역과 게이트 전극(104)이 형성되지 않은 저단차 영역의 경계 부위에 잔류 도전층이 남지 않는 저스트(just) 식각 조건으로 수행된다. 이것은 콘택 플러그(110a)의 리세스 양을 최소화하기 위함이다.
도 2c를 참조하면, 상기 콘택 플러그(110a)를 포함하여 상기 절연층(106) 상에 다른 절연층(112)이 3000Å - 10000Å의 두께 범위 내로 형성된다. 상기 절연층(112)은 CVD, 리플로우, 증착/식각, 그리고 HDP 등의 방법에 의한 SiO2, USG, BPSG, PSG, SiN, SiON, 그리고 SiOF 또는 스핀 코팅 방법에 의한 SOG, FOX, 그리고 폴리머 중 어느 하나로 형성되는 단일막 또는 이들의 복합막이다. 상기 절연층(112)은 바람직하게, 상기 절연층(106)과 동일한 물질로 형성되거나, 후속 절연층(도면에 미도시)과 동일한 종류의 막질로 형성된다.
마지막으로, 상기 콘택 플러그(110a)의 상부 표면이 노출될 때까지 상기 절연층들(106, 112)이 평탄화 식각 된다. 그러면, 도 2d에 도시된 바와 같이, 상기 콘택 플러그(110a)의 상부 표면과 나란한 상부 표면을 갖는 절연층들(106a, 112a)이 형성된다.
상기 평탄화 식각 공정은 CMP 공정으로서 예를 들어, 절연층들(106, 112)과 폴리실리콘의 식각 선택비가 10 : 1 내지 1 : 10의 범위를 갖는 연마제를 사용하여 수행되고, 바람직하게 식각 선택비가 1 : 1인 연마제를 사용하여 수행된다. 또는, 상기 절연층들(106, 112)과 폴리실리콘이 수 백 : 1 내지 1 : 수 백(예를 들어, 500 : 1 내지 1 : 500)의 범위 내의 연마제 즉, 비교적 높은 식각 선택비를 갖는 연마제를 사용하여 수행된다. 바람직하게, 수 백 : 1의 식각 선택비를 갖는 연마제를 사용하여 수행된다.
(실시예 2)
이하, 도 3을 참조하여, 본 발명의 2 실시예를 상세히 설명한다.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 장치의 콘택 플러그 형성 방법의 공정들을 순차적으로 보여주는 흐름도 이다.
도 3a를 참조하면, 본 발명의 제 2 실시예에 따른 반도체 장치의 콘택 플러그 형성 방법은 먼저, 활성 영역과 비활성 영역이 정의된 반도체 기판(200)의 활성 영역 상에 금속 배선(202)이 형성된다. 또는, 게이트 전극(도면에 미도시)이 형성된 반도체 기판(200) 상에 절연층(도면에 미도시)(예를 들어, 4000Å 내지 20000Å 두께)이 형성된 후, 이 절연층 상에 상기 금속 배선(202)이 형성된다.
상기 금속 배선(202)을 포함하여 반도체 기판(200) 전면에 배선간의 절연을 위한 절연층(204)이 형성된다. 상기 절연층(204)은 후속 절연층 평탄화 식각 공정을 고려하지 않은 두께 즉, 콘택 플러그 형성을 위한 두께 예를 들어, 5000Å - 30000Å의 두께 범위 내로 형성되고 바람직하게, 15000Å의 두께로 형성된다.
상기 절연층(204)의 상부 표면은 상기 금속 배선(202)의 토폴로지를 따라 울퉁불퉁하게 형성되며, 상기 금속 배선(202)이 형성된 영역은 금속 배선(202)이 형성되지 않은 영역 보다 상대적으로 고단차를 갖게 된다.
상기 절연층(204)은 CVD, 리플로우, 증착/식각, 그리고 HDP 등의 방법에 의한 SiO2, USG, BPSG, PSG, SiN, SiON, SiOF 또는 스핀 코팅 방법에 의한 SOG, FOX, 그리고 폴리머 중 어느 하나로 형성되는 단일막 또는 이들의 복합막이다.
콘택홀 형성을 위한 포토레지스트 패턴(도면에 미도시)을 마스크로 사용하여, 상기 금속 배선(202) 중 적어도 하나의 상부 표면이 노출될 때까지 상기 절연층(204)이 식각 되어 콘택홀(206)이 형성된다. 상기 콘택홀(206)은 예를 들어, 로직 소자(logic device)에 있어서 서로 다른 평면상의 금속 배선들을 상호 연결하기 위한 비아(via) 이다. 상기 콘택홀(206)은 5000Å - 30000Å의 깊이를 갖도록 형성되고, 바람직하게 10000Å의 깊이를 갖도록 형성된다. 또한, 상기 콘택홀(206)은 1000Å - 6000Å의 직경을 갖도록 형성된다. 상기 콘택홀(206)을 포함하여 상기 절연층(204) 상에 배리어막(207)이 형성된다. 상기 배리어막(207)은 콘택 저항을 개선하고, 상기 금속 배선(202)과 콘택 플러그 도전 물질 사이의 상호 반응을 억제하며, 콘택 플러그 도전 물질의 접착 특성을 개선하기 위해서 형성된다. 상기 배리어막(207)은 예를 들어, Ti, TiN, Ta, TaN, WN, 그리고 TiSiN 중 어느 하나로 형성되는 단일막 또는 이들의 복합막이다.
콘택 플러그 형성을 위한 도전층(208)이 상기 콘택홀(206)을 완전히 채우기에 충분한 두께 예를 들어, 상기 배리어막(207) 상에 1000Å - 8000Å의 두께 범위 내로 형성된다. 상기 도전층(208)은 콘택 플러그 형성을 위한 것으로, CVD, PVD, 리플로우, 그리고 force fill 방법 중 어느 하나에 의한 W, Al, Cu, Ti, TiN, poly-Si, W-Si, Al-Cu, 그리고 Al-Cu-Si 중 어느 하나로 형성된다.
다음, 도 3b에 있어서, 상기 절연층(204)의 상부 표면이 노출될 때까지 도전층(208) 및 배리어막(207)이 식각 되어 콘택 플러그(208a)가 형성된다.
상기 도전층(208) 및 배리어막(207) 식각 공정은, 습식 방법에 의한 전면 에치 백 공정 내지 바람직하게, 건식 방법에 의한 전면 에치 백 공정으로 수행된다. 상기 도전층(208) 식각 공정은 금속 배선(202)이 형성된 고단차 영역과 금속 배선(202)이 형성되지 않은 저단차 영역의 경계 부위에 잔류 배리어막(207)이 남지 않는 저스트 식각 조건으로 수행된다. 이것은 콘택 플러그(208a)의 리세스 양을 최소화하기 위함이다.
도 3c에 있어서, 상기 콘택 플러그(208a)를 포함하여 상기 절연층(204) 상에 다른 절연층(210)이 5000Å - 30000Å의 두께 범위 내로 형성된다. 상기 절연층(210)은 CVD, 리플로우, 증착/식각, 그리고 HDP 등의 방법에 의한 SiO2, USG, BPSG, PSG, SiN, SiON, 그리고 SiOF 또는 스핀 코팅 방법에 의한 SOG, FOX, 그리고 폴리머 중 어느 하나로 형성되는 단일막 또는 이들의 복합막이다. 상기 절연층(210)은 바람직하게, 상기 절연층(204)과 동일한 물질로 형성되거나, 후속 절연층(도면에 미도시)과 동일한 종류의 막질로 형성된다.
마지막으로, 상기 콘택 플러그(208a)의 상부 표면이 노출될 때까지 상기 절연층들(204, 210)이 평탄화 식각 된다. 그러면, 도 3d에 도시된 바와 같이, 상기 콘택 플러그(208a)의 상부 표면과 나란한 상부 표면을 갖는 절연층들(204a, 210a)이 형성된다.
상기 평탄화 식각 공정은 CMP 공정으로서 예를 들어, 절연층들(204a, 210a)과 텅스텐의 식각 선택비가 10 : 1 내지 1 : 10의 범위를 갖는 연마제를 사용하여 수행된다. 바람직하게, 식각 선택비가 1 : 1인 연마제를 사용하여 수행된다. 또는, 상기 절연층들(204a, 210a)과 텅스텐의 식각 선택비가 수 백 : 1 내지 1 : 수 백(예를 들어, 500 : 1 내지 1 : 500)의 범위를 갖는 연마제 즉, 비교적 높은 식각 선택비를 갖는 연마제를 사용하여 수행된다. 바람직하게, 수 백 : 1의 식각 선택비를 갖는 연마제를 사용하여 수행된다.
본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며, 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다. 예를 들어, 서로 다른 깊이의 콘택홀을 갖는 경우 즉, 확산 영역들 및 금속 배선 둘 다 노출되도록 콘택홀이 형성된 경우에도 본 발명의 적용이 가능하다.
본 발명은 종래 반도체 장치의 콘택 플러그 형성 방법이 절연층 평탄화 식각을 고려하여 절연층을 두껍게 형성함에 따라, 콘택홀의 종횡비가 증가되고, 따라서 절연층 식각량이 증가되며, 콘택 필링 특성이 저하되는 문제점을 해결한 것이다.
본 발명에 따른 반도체 장치의 콘택 플러그 형성 방법은 콘택 플러그 형성 두께로 제 1 절연층을 형성하고, 절연층 평탄화 식각을 위한 제 2 절연층을 형성함으로써 콘택홀의 종횡비를 감소시킬 수 있고, 동시에 절연층의 상부 표면을 평탄화 시킬 수 있다.
또한, 콘택홀의 종횡비가 감소함에 따라 콘택홀에 대한 콘택 플러그 형성용 도전층의 필링 특성을 향상시킬 수 있다.

Claims (12)

  1. 반도체 기판 내에 복수 개의 확산 영역을 갖는 반도체 기판 상에 도전 구조물을 형성하는 단계;
    상기 도전 구조물을 포함하여 반도체 기판 상에 제 1 절연층을 형성하는 단계;
    콘택홀 형성용 마스크를 사용하여 상기 제 1 절연층을 식각 하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 채우면서 상기 제 1 절연층 상에 도전층을 형성하는 단계;
    상기 제 1 절연층의 상부 표면이 노출될 때까지 상기 도전층을 식각 하여 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그를 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계;
    상기 콘택 플러그가 노출될 때까지 상기 제 2 절연층 및 제 1 절연층을 평탄화 식각 하는 단계를 포함하는 반도체 장치의 콘택 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연층 및 제 2 절연층은, 각각 SiO2, USG, BPSG, PSG, SiN, SiON, SiOF, SOG, FOX, 폴리머, 그리고 이들의 복합막 중 어느 하나로 형성되는 반도체 장치의 콘택 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 절연층 및 제 2 절연층은, 서로 동일한 물질로 형성되는 반도체 장치의 콘택 플러그 형성 방법.
  4. 제 1 항에 있어서,
    상기 도전층은, CVD, PVD, 리플로우, 그리고 force fill 방법 중 어느 하나로 형성되는 W, Al, Cu, poly-Si, W-Si, Al-Cu, 그리고 Al-Cu-Si 중 어느 하나인 반도체 장치의 콘택 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 도전층 식각 공정은, 건식 방법 및 습식 방법 중 어느 하나에 의한 전면 에치 백 공정으로 수행되는 반도체 장치의 콘택 플러그 형성 방법.
  6. 제 1 항에 있어서,
    상기 평탄화 식각 공정은, 상기 제 1 및 제 2 절연층과 도전층의 연마 속도의 비가 10 : 1 내지 1 : 10의 범위를 갖는 연마제를 사용하는 CMP 공정으로 수행되는 반도체 장치의 콘택 플러그 형성 방법.
  7. 제 1 항에 있어서,
    상기 평탄화 식각 공정은, 상기 제 1 및 제 2 절연층에 대한 도전층의 연마 속도의 비가 수 백 : 1 내지 1 : 수 백의 범위 내인 연마제를 사용하는 CMP 공정으로 수행되고, 상기 콘택 플러그를 식각 정지층으로 사용하여 수행되는 반도체 장치의 콘택 플러그 형성 방법.
  8. 제 1 항에 있어서,
    상기 도전층 형성 전에 상기 콘택홀을 포함하여 상기 제 1 절연층 상에 배리어막을 형성하는 단계를 더 포함하는 반도체 장치의 콘택 플러그 형성 방법.
  9. 제 8 항에 있어서,
    상기 배리어막은, Ti, TiN, Ta, TaN, WN, TiSiN, 그리고 이들의 복합막 중 어느 하나로 형성되는 반도체 장치의 콘택 플러그 형성 방법.
  10. 제 1 항에 있어서,
    상기 콘택홀은, 상기 확산 영역들 상에 형성되는 반도체 장치의 콘택 플러그 형성 방법.
  11. 제 1 항에 있어서,
    상기 콘택홀은, 상기 도전 구조물 상에 형성되는 반도체 장치의 콘택 플러그 형성 방법.
  12. 제 1 항에 있어서,
    상기 콘택홀은, 확산 영역들 및 도전 구조물 상에도 형성되는 반도체 장치의 콘택 플러그 형성 방법.
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