KR20190029739A - 기판의 에칭 기반 평탄화를 위한 방법 - Google Patents

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Abstract

본원의 기술은 에칭 기반 평탄화 기술을 제공한다. 초기 막이 기판 상에 퇴적된다. 이 초기 막의 퇴적은 하부 구조물들의 영역 밀도(area density)의 차이로 인해(예를 들어, 밀집하게 이격된 트렌치와 개활지(open) 영역을 비교하라) 비평면 막을 초래한다. 역 지연 RIE 공정을 사용하여 초기 막을 평탄화하는 에칭 공정들이 실행되고, 그런 후, 막 물질의 다른 코팅이 퇴적되어, 평면을 형성케 한다. 이러한 기술은 화학적 기계적 폴리싱(CMP; chemical mechanical polishing)을 사용하지 않고서 기판을 평탄화시킬 수 있다.

Description

기판의 에칭 기반 평탄화를 위한 방법
본 출원은 "METHOD FOR ETCH-BASED PLANARIZATION OF A SUBSTRATE"이라는 명칭으로 2016년 8월 11일에 출원된 미국 가특허 출원 62/373,448의 우선권을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서 내에 원용된다.
본 발명개시는 집적 회로의 미세 가공(microfabrication)을 비롯한 미세 가공에 관한 것이다.
반도체 제조는 퇴적, 포토리소그래피, 에칭, 평탄화, 도핑 등을 비롯한 다양한 패터닝 공정들을 포함한다. 이러한 패터닝 공정들은 구조물들이 생성되고, 수정되고, 제거될 때 반복된다. 포토리소그래피 및 다른 패터닝 공정들은 일반적으로 웨이퍼 상에 구조물들을 패터닝하고 형성하는데 사용되는 다양한 막들 및 레지스트들을 퇴적하기 위해 평면으로부터 이익을 얻는다. 막들은 주어진 제조 공정에 따라, 특정 높이를 갖고/갖거나, 일정한 치수들 내에 이르기까지 평탄화되도록 규정될 수 있다.
평탄화는 통상적으로 화학적 기계적 폴리싱(CMP; Chemical Mechanical Polishing)이라고 알려진 공정을 사용하여 수행된다. CMP는 습식 샌딩(wet sanding) 작업 방식과 마찬가지로, 침식성 화학물질들 및 폴리싱 패드를 사용하여 웨이퍼의 표면을 평탄화하는 공정이다. CMP는 멀티레벨 구조물들 내의 절연체들 및 컨덕터들을 평탄화할 수 있다. 이 평탄화는 또다른 웨이퍼의 층 상으로 보다 많은 전자소자들을 적층시키거나, 또는 포토리소그래피 패터닝을 위해 웨이퍼를 평탄화하는 데에 사용될 수 있다.
화학적 기계적 평탄화는 웨이퍼 상에 평면을 제공할 수 있지만, CMP를 사용하는 것에는 한계와 단점이 있다. CMP는 일반적으로 웨이퍼 상에 SOG(spin-on glass)를 도포하고, 그런 후 침식성 화학물질들 및 물리적 연마를 사용함으로써 실행된다. 따라서, CMP는 다른 미세 가공 기술들에 비해 매우 거친 물리적 연마 공정이다. 그러므로, CMP는 집적 회로를 미세 가공하는 많은 공정 단계들을 위해서는 사용될 수 없다. 예를 들어, CMP는 트랜지스터들 및 다른 FEOL(front-end-of-line) 구조물들을 미세 가공하는 데에 사용될 수 없으며, 특히 게이트 산화물이 노광되는 경우에는 사용될 수 없다. 또한, CMP 공정들은 운영하기에 매우 비용이 많이 들며, 수행하기가 어렵고, 일반적으로 기능적 집적 회로들의 수율을 감소시킨다.
본 명세서에 개시된 기술은 연속적인 미세 가공을 위한 평면을 기판 상에 제공하기 위해 플라즈마 기반 에칭과 같은, 건식 에칭 기반 평탄화 공정을 제공한다. 본 기술은 상이한 밀도, 개구부 폭, 및 구조물 높이의 하부 피처(underlying feature)가 존재하는 경우에도 코팅 높이를 정규화하기 위해 역 RIE(reactive ion etch; 반응성 이온 에칭) 지연(lag) 공정을 사용하여 기판 코팅을 수정하는 것을 포함한다.
하나의 실시예는 기판을 평탄화하기 위한 방법을 포함한다. 미세 가공된 구조물(micro-fabricated structure)들이 형성되어 있는 기판이 수용된다. 미세 가공된 구조물들은 기판의 작업면 상에 위치한다. 미세 가공된 구조물들은 서로간에 개구부들을 규정한다. 개구부들은 제1 개구부와 제2 개구부를 포함하여 상이한 폭을 갖는다. 제1 개구부는 제2 개구부와 비교하여 더 작은 폭을 갖는다. 제2 개구부는 제1 개구부와 비교하여 더 큰 폭을 갖는다. 충전(fill) 물질의 제1 층이 기판 상에 퇴적된다. 제1 층은 미세 가공된 구조물들을 덮고 제1 개구부를 채우고 제2 개구부를 채운다. 제1 층의 최상면 위치들이 1~100나노미터만큼 z 높이가 서로에 비해 상이하다는 점에서 제1 층은 비평면인 최상면을 초래한다. 제1 층은 제1 개구부 위의 z 높이를 가지며, 이 z 높이는 제2 개구부 위의 z 높이와 비교하여 더 크다.
미세 가공된 구조물들의 최상면이 노출될 때까지 제1 층을 에칭하는 제1 에칭 공정이 실행된다. 제2 개구부 내의 충전 물질의 에칭과 비교하여 제1 개구부 내의 충전 물질이 더 빠른 속도로 에칭되도록 제1 층을 에칭하는 제2 에칭 공정이 실행된다. 제2 에칭 공정은 제1 층의 최상면이 평면이 될 때까지 실행된다. 충전 물질의 제2 층이 기판 상에 퇴적되어, 평탄층 또는 오버코팅을 형성한다.
물론, 본원에서 설명된 상이한 단계들의 논의의 순서는 명료화를 위해 제시되었을 뿐이다. 일반적으로, 이러한 단계들은 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본원에서는 본 발명개시의 상이한 곳들에서 상이한 특징들, 기술들, 구성들 등 각각이 논의될 수 있지만, 본 개념들 각각은 서로 독립적으로 또는 서로 결합되어 실행될 수 있는 것을 의도하는 바이다. 따라서, 본 발명은 많은 상이한 방식들로 구체화되고 살펴봐질 수 있다.
이 요약 섹션은 본 발명개시 또는 청구된 발명의 모든 실시예 및/또는 점진적으로 신규한 양태를 명시하지 않는다는 점을 유념한다. 대신에, 이 요약은 통상적인 기술들 대비 상이한 실시예들 및 대응하는 신규 사항들의 서론을 제공할 뿐이다. 본 발명 및 실시예들의 추가적인 세부사항들 및/또는 가능한 전망들에 대해서는, 독자를 향해 아래에서 심화적으로 논의되는 본 발명개시의 상세한 설명 및 대응 도면들이 주어진다.
본 발명의 다양한 실시예들과 이에 따른 많은 장점들의 보다 완벽한 이해가 첨부 도면들을 고려하면서 아래의 상세한 설명을 참조하여 손쉽게 명백해질 것이다. 도면들을 반드시 실척도로 도시할 필요는 없으며, 이 대신에 본 특징들, 원리들 및 개념들에 역점을 두어 설명한다.
도 1은 본원에서 개시된 실시예들에 따른 공정 플로우를 보여주는 예시적인 기판 세그먼트의 단면 개략도이다.
도 2는 본원에서 개시된 실시예들에 따른 공정 플로우를 보여주는 예시적인 기판 세그먼트의 단면 개략도이다.
도 3은 본원에서 개시된 실시예들에 따른 공정 플로우를 보여주는 예시적인 기판 세그먼트의 단면 개략도이다.
도 4는 본원에서 개시된 실시예들에 따른 공정 플로우를 보여주는 예시적인 기판 세그먼트의 단면 개략도이다.
도 5a와 도 5b는 본원에서 개시된 실시예들에 따른 공정 플로우를 실증하는 예시적인 기판 세그먼트들의 확대도들을 포함한다.
도 6a와 도 6b는 본원에서 개시된 실시예들에 따른 공정 플로우를 실증하는 예시적인 기판 세그먼트들의 확대도들을 포함한다.
도 7a와 도 7b는 본원에서 개시된 실시예들에 따른 공정 플로우를 실증하는 예시적인 기판 세그먼트들의 확대도들을 포함한다.
도 8a와 도 8b는 본원에서 개시된 실시예들에 따른 공정 플로우를 실증하는 예시적인 기판 세그먼트들의 확대도들을 포함한다.
본원의 기술은 에칭 기반 평탄화 기술을 제공한다. 초기 막이 기판 상에 퇴적된다. 이 초기 막의 퇴적은 하부 구조물들의 영역 밀도(area density)의 차이로 인해(예를 들어, 밀집하게 이격된 트렌치와 개활지(open) 영역을 비교하라) 비평면 막을 초래한다. 역 지연 RIE 공정을 사용하여 초기 막을 평탄화하는 에칭 공정들이 실행되고, 그런 후, 막 물질의 다른 코팅이 퇴적되어, 평면을 형성케 한다.
평탄화는 많은 미세 가공 공정들에서 중요한 단계이다. 반도체 노드 스케일링이 계속되면서 정확하고 경제적이며 무해한 평탄화가 더욱 필요해져 가고 있다. 비제한적인 예시로서, 본원에서의 평탄화 기술은 첨단 노드 협(narrow) 피치 BEOL(back-end-of-line) 트렌치 패터닝뿐만이 아니라 FEOL(front-end-of-line) 디바이스 패터닝의 미세 가공에 도움을 줄 수 있다.
피치 스케일링을 유지하기 위해, N7 및 그 이상의 BEOL 트렌치 패터닝은 36㎚ 피치 아래의 피처를 필요로 한다. 이 작은 피치를 패터닝하는 것은 어려울 수 있지만, 자가 정렬 이중 패터닝(SADP; self-aligned double patterning), 193㎚ 자가 정렬 사중 패터닝(SAQP; self-aligned quadruple patterning), 및 직접 자가 조립(DSA; directed self-assembly)을 비롯한 다양한 방법으로 달성할 수 있다. 이러한 패터닝은 때때로 13.5㎚ 복사선을 사용하는 극 자외선 리소그래피(EUV; extreme ultraviolet lithography)에 의해 달성될 수 있다. 트렌치 패터닝 공정에서의 유용한 단계는 최종적인 원하는 트렌치 레이아웃을 형성하기 위해 "무한" 라인들이 커팅되어 체인(chain) 또는 라인 단부(line end), 커트(cut) 등을 형성하는 영역 선택적 차단 공정이다. 피치가 작아짐에 따라, 이러한 차단 패턴의 오버레이 요구사항은 리소그래피 툴의 능력을 넘어서는데, 이는 BEOL에서 피치 스케일링을 방해할 수 있다.
서브 리소그래피 차단을 가능하게 하는 하나의 기술은 (에칭 마스크 개구부를 통해) 덮혀있지 않은 영역에서 특정 구조물들만을 선택적으로 에칭하기 위해 상이한 에칭 저항성의 다중 라인들을 사용하는 자가 정렬 차단(SAB; self-aligned block) 기술이다. 상이한 에칭 저항성 또는 "색상"을 제공하기 위해 다양한 상이한 물질들이 사용될 수 있다. 이러한 패터닝 공정들에서 유용한 물질 중 하나는 이러한 조합 마스크 및 에칭 선택적 차단을 가능하게 하는 것을 도와주기 위한 스핀 온(spin-on) 금속 하드 마스크(MHM; metal hard mask)이다. 이러한 하드 마스크의 예시적인 물질들에는 TiOx, ZrOx, SnOx, HFOx, TaOx 등이 포함된다.
금속 산화물을 포함하는, 스핀 온 막에 대한 한가지 어려움은 (돌출 구조물들의 영역 밀도의 관점에서) 격리되고 밀집된 영역들에 걸친 평탄화이다. 기판 상에서의 이러한 이소-밀집(iso-dense) 영역 차이는 서로 가깝게 이격되어 있는 도시 지역의 건물들과 비교하여 시골 지역은 수가 많지 않고 서로 멀리 떨어져 있는 건물들을 갖는 이치와 유사하다. 다양한 집적 회로에서는, 비패터닝된 영역들 및 전력 레일 영역들 또는 상대적으로 넓은 트렌치를 갖는 영역들과 같이 상대적으로 수가 많지 않은 구조물들을 갖는 영역들이 있을 수 있다. 이것들이 "이소(iso)" 영역들이다. 도 1은 이러한 차이를 나타낸다. 기판 세그먼트(100)는 하부층(105) 상에 위치한 미세 가공된 구조물(107)을 포함한다. 기판 세그먼트(100)의 구역(112)은 미세 가공된 구조물(107)을 갖지 않거나 또는 그 수가 적다. 이것은 구조물들이 서로 간에 비교적 큰 거리를 두고 있기 때문에 이소 영역이다. 이와 같이, 하부층(105)은 대부분 덮혀있지 않다. 기판 세그먼트(100)의 구역(111)은 상대적으로 많은 미세 가공된 구조물(107)을 갖는다. 이들 구조물들(107) 사이의 갭은 치수가 상대적으로 작다. 이미 평면이거나 또는 평평한 기판 상에서는, 추가적인 물질을 스핀 온시키면 본질적으로 평탄한 막을 초래할 수 있다. 그러나, 상이한 영역 밀도의 돌출 구조물들을 갖는 기판 상에서의 스핀 퇴적 시에는, 비평면 스핀 코팅이 초래된다. 결과적인 막은 일반적으로 단위 면적당 많은 수의 구조물들을 갖는 영역들, 또는 구조물들 간에 더 작은 개구부/거리를 갖는 영역들 위에서 더 큰 z 높이를 갖는다.
다양한 막들 및 기판 코팅들은 스핀 온 퇴적(spin-on deposition)에 의해 통상적으로 퇴적된다. 주어진 토폴로지(topology) 또는 릴리프(relief) 패턴이 밀집 배열된 구조물들의 영역을 갖는 경우, 이러한 밀도는 퇴적 물질을 위로 밀어내고 얼마만큼의 물질이 공간들 내로 들어가는지에 관한 질량 분율을 조작할 수 있다. 희박하게 배열되거나 채워진 피처(feature)들의 영역들(예컨대, 근처에 다른 피처들이 없이 단일 라인이 있는 곳)에서는, 충전 물질이 이러한 큰 포켓(pocket)안으로 가라앉을 수 있으므로 이들 위치들에서의 퇴적된 z 높이는 대략적으로 격리 피처들의 높이일 수 있다. 여기서 z 높이는 하부층의 최상면으로부터 충전 물질(예를 들어, 스핀 온 코팅)의 최상면까지 수직으로 측정된 거리이다. 제조되는 대부분의 기판들은 몇가지 유형의 가변적 토포그래피(topography)를 갖는다. 따라서, 일반적인 기판에서는, 상대적으로 밀집된 구조물들의 배열을 갖는 영역들과, 라인들 및 구조물들의 수가 적은(또는 상대적으로 수가 적은) 영역들이 있을 것이다. 이러한 토폴로지를 덮고/덮거나 채우기 위해 막이 퇴적될 때, 그 결과는 일반적으로 표면이 고르지 않거나 비평면인 막이다. 실시예를 설명할 때 편의상, 본원에서의 예시들은 스핀 온 물질에 초점을 둔다는 것을 유념한다. 그러나, 본원의 기술은 스핀 온, 유동성, 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition) 등을 비롯한 모든 갭 충전 물질에 대해서 유용하다.
본원에서의 기술은 에치 백(etch back) 동안 역 RIE 지연 효과를 생성하도록 플라즈마 공정을 수정함으로써 이 두 개의 (이소 및 밀집) 영역들 간에 제로 높이 델타(zero height delta)를 달성하는 방법을 포함한다. 종횡비(aspect ratio) 및 패턴 밀도는 일반적으로 1마이크로미터 미만의 피처에 대한 에칭 속도에 영향을 미친다. 일반적으로 웨이퍼를 에칭할 때, RIE 지연이 관찰된다. RIE 지연은 (상대적으로) 개활지화된 영역들이 패터닝된 영역보다 더 빠르게 에칭될 때 발생한다. 이것은 작은 피처 영역에서의 이온의 고갈에 의해 야기된다. 좁은 트렌치에 진입하는 이온은 트렌치의 측벽에 의해 포획되어 이온 고갈을 일으키고 이온은 또한 정전기장에 의해 편향되어 이온 편향을 일으킨다. 통상적인 에칭 공정은 기판에 걸쳐 균일한 에칭을 달성하는 것을 목표로 하며, 따라서 이러한 지연은 일반적으로 바람직하지 않다. 그러나, 본원에서는 에칭 공정 동안 압력 및 화학물질을 변화시킴으로써, 에칭 속도가 변경되어 역 RIE 지연을 창출시키는데, 이는 본원에서 제로 높이 델타를 갖는 막을 제조하는데 사용될 수 있다.
하나의 실시예는 미세 가공된 구조물들이 형성되어 있는 기판을 수용하는 단계를 포함한다. 미세 가공된 구조물들은 기판의 작업면 또는 윗부분 상에 위치한다. 예를 들어, (예컨대, 라인, 메사(mesa), 핀(fin) 등과 같은) 피처들이 기판 토포그래피를 규정하도록 이러한 피처들이 기판의 작업면 상에 형성된다. 미세 가공된 구조물들은 서로간에 개구부들을 규정한다. 개구부들은 제1 개구부와 제2 개구부를 포함하여 상이한 폭을 갖는다. 제1 개구부는 제2 개구부와 비교하여 더 작은 폭을 갖는다. 제2 개구부는 제1 개구부와 비교하여 더 큰 폭을 갖는다. 달리 말하면, 주어진 기판은 상대적으로 좁은 트렌치의 일부 영역들 또는 구역들을 가질 수 있는 반면, 기판의 다른 영역들은 상대적으로 넓은 트렌치 또는 개구부를 갖는다. 따라서, 두 개 이상의 영역들은 서로 비교하여 단위 면적당 상이한 밀도의 미세 가공된 구조물들을 갖는다. 도 1은 일례를 나타낸다. 구역(111)은 구역(112)에서의 구조물들 간의 거리와 비교하여, 서로 간에 더 작은 거리 또는 개구부를 갖는 구조물들을 갖는다.
충전 물질의 제1 층(121)이 기판 상에 퇴적된다. 제1 층은 미세 가공된 구조물들(107)을 덮고 제1 개구부를 채우고 제2 개구부를 채운다. 이러한 충전 물질은 다양한 금속 산화물, 실리콘 함유 막, 탄소 막 등으로부터 선택될 수 있다. 제1 층(121)의 최상면 위치들이 1~100나노미터만큼 z 높이가 서로에 비해 상이하다는 점에서 제1 층(121)의 퇴적은 비평면인 최상면을 초래한다. 예시된 바와 같이, 제1 층(121)은 제1 개구부 위의 z 높이를 가지며, 이 z 높이는 제2 개구부 위의 z 높이와 비교하여 더 크다. 달리 말하면, 충전 물질은 미세 가공된 구조물들의 밀도가 더 작은 구역과 비교하여 미세 가공된 구조물의 밀도가 더 큰 구역에서 더 높다.
제1 개구부 - 인접한 구조물 사이의 거리 - 는 제2 개구부와 비교하여 더 작다. 따라서, 제1 층은 미세 가공된 구조물들의 밀도가 더 작은 구역과 비교하여 미세 가공된 구조물의 밀도가 더 큰 구역에서 더 큰 z 높이를 갖는다.
미세 가공된 구조물들(107)의 최상면이 노출될 때까지 제1 층(121)을 에칭하는 제1 에칭 공정이 실행된다. 미세 가공된 구조물들(107)의 최상면을 노출시키는 것은 상이한 높이의 구조물들이 있는 경우 가장 키가 큰 구조물의 최상면을 포함할 수 있거나, 또는 이것은 상이한 높이의 구조물들이 있는 경우에도 모든 최상면을 노출시키는 것을 포함할 수 있다. 도 2는 이러한 제1 에칭 공정의 예시적인 결과를 나타낸다. 밀집 영역(구역(111))에서는 라인들의 최상부까지 막이 하방 에칭되었지만, 제1 층(121)은 격리 영역(구역(112))에서 보다 낮은 최상면을 갖는다는 것을 유념한다.
제2 개구부(구역(112) 또는 이소 영역) 내의 충전 물질의 에칭과 비교하여 제1 개구부 내의 충전 물질(구역(111) 내 물질)이 더 빠른 속도로 에칭되도록 제1 층(121)을 에칭하는 제2 에칭 공정이 실행된다. 따라서, 구조물들의 밀도가 더 높은 구역은 더 빠르게 에칭되는 충전 물질을 갖는다. 제2 에칭 공정은 제1 층(121)의 최상면이 평면이 될 때까지 실행된다. 제2 에칭 공정 및 제1 에칭 공정은 동일한 에칭 챔버에서 연이어 실행될 수 있다. 제1 에칭 공정으로부터 제2 에칭 공정으로의 전환은, 예를 들어, 미세 가공된 구조물들(107)의 최상면이 노출되었다는 신호가 수신된 후 에칭 압력 및 공정 가스를 변경함으로써 전환될 수 있다.
제2 에칭 공정을 실행하는 것은 제1 에칭 공정과 함께 사용된 챔버 압력과 비교하여 에칭 챔버 압력을 증가시키는 것을 포함할 수 있다. 이것은 에칭 챔버 압력을 30mTorr 이상으로 유지하는 것을 포함할 수 있다. 제2 에칭 공정을 위한 공정 가스물질은 제1 에칭 공정과 비교하여 억제제 가스 또는 퇴적 가스를 증가시키는 것을 포함할 수 있다. 따라서, 제2 에칭 공정을 실행하는 것은 역 지연 효과 에칭을 일으키는 에칭 파라미터를 사용하여 반응성 이온 에칭을 실행하는 것을 포함한다. 역 지연 효과 에칭은 상대적으로 더 큰 피처 개구부 크기에 대한 에칭 속도와 비교하여 상대적으로 더 작은 피처 개구부 크기에 대해 더 큰 에칭 속도를 갖는 에칭 공정을 포함한다. 제1 에칭 공정과 제2 에칭 공정 간의 에칭 파라미터의 변경은 에칭되는 오버코팅 또는 층의 유형 및 기판 상의 하부 물질에 의존한다. 비제한적인 예시로서, 퇴적을 위한 특정 충전 물질은 티타늄 산화물일 수 있다. 제1 에칭 공정을 실행하기 위해, 에칭 파라미터는 30mTorr 챔버 압력, 68sccm의 염소, 8sccm의 CH4, 200sccm의 헬륨, 및 약 200~300초 동안의 실행을 포함할 수 있다. 그 후, 제2 에칭 공정을 실행하기 위해, 에칭 파라미터는 70mTorr 챔버 압력, 68sccm의 염소, 6sccm의 C4F6, 200sccm의 헬륨, 및 약 15~45초 동안의 실행을 포함할 수 있다.
이 제2 에칭 공정은, 구조물들의 밀도가 높은(개구부가 더 작은) 영역들이 더 빠르게 에칭되는 반면, 개활지 영역은 더 느리게 에칭되도록, 반응성 이온 에칭으로부터의 일반적인 에칭 지연 효과를 본질적으로 반전시킨다. 일부 실시예들에서, 더 좁은 개구부로부터는 물질이 에칭되는 반면에 개활지 영역(더 넓은 개구부)에서는 퇴적이 발생한다. 따라서, 제2 에칭 공정을 실행하는 것은 제2 개구부 내에서 에칭 화학물질을 퇴적하는 것과 동시에 제1 개구부 내에서는 에칭을 실행하는 것을 포함할 수 있다. 제2 에칭 공정은, 충전 물질이 제2 개구부 또는 개활지 공간 내에서 퇴적되도록, 제1 에칭 공정을 위해 사용되는 공정 가스와 비교하여, 보다 많은 퇴적 성분을 갖도록 공정 가스 조성을 수정하는 것을 포함할 수 있다.
이 제2 에칭 단계는 제1 층의 최상면 위치들이 서로에 비해 3나노미터 미만만큼 z 높이가 상이하도록 제1 층(121)의 최상면이 평면일 때까지 실행될 수 있다. 이 제2 에칭 단계의 종점은 예를 들어, 시간 기반일 수 있다. 도 3은 이러한 역 RIE 지연 공정의 예시적인 결과를 나타낸다. 미세 가공된 피처들(107)은 제1 층(121)으로부터 다소 돌출될 수 있지만, 그럼에도 불구하고 제1 층(121)은 그 자체가 평면인 최상면을 갖는다는 것을 유념한다.
그 후, 충전 물질의 제2 층(122)이 기판(105) 상에 퇴적된다. 제2 층(122)은 제1 층과 동일하거나 상이한 물질일 수 있다. 제2 층(122)은 z 높이 차이가 대략 3나노미터 미만이고 1나노미터 미만일 수 있는 평면을 초래한다. 다양한 밀도들의 구역들에서 돌출된 일부 라인들이 여전히 존재할 수 있지만, 이러한 피처들은, 수정된 이소-밀집 편차가 평탄화를 완료하는데 사용되는 제2 층에 실질적으로 영향을 미치지 않도록, (하부층(105)으로부터의 높이와 비교하여) 제1 층의 최상면으로부터 더 짧은 높이를 갖는다. 예시적인 도해가 도 4에 도시되어 있다. 이 예시에서는, 층(122)의 충전 물질이 층(121)과 동일하다는 것을 유념한다.
도 5 내지 도 8은 본원에서 개시된 기술을 사용한, 웨이퍼로부터의 전자 현미경 사진 결과를 보여준다. 도 5a는 제1 층을 퇴적한 후의 기판의 중심부를 보여주는 반면에, 도 5b는 기판의 가장자리부를 보여준다. 이 초기 코팅 또는 층이 퇴적된 후에는, 약 6.6㎚의 z 높이 델타가 존재한다. 다음으로, 제1 에칭 공정 또는 메인 에칭이 실행된다. 도 6a는 z 높이 델타가 10㎚인 기판의 중심부에서의 결과를 보여주는 반면에, 도 6b는 z 높이 델타가 8㎚인 기판의 가장자리부에서의 결과를 보여준다. 제2 에칭 공정 - 역 RIE 지연 에칭 - 이 실행된다. 도 7a는 z 높이 델타가 1.3㎚인 기판의 중심부에서의 결과를 보여주는 반면에, 도 7b는 z 높이 델타가 0㎚인 기판의 가장자리부에서의 결과를 보여준다. 그 후, 초기 코팅의 이러한 평탄화 후에 기판은 재코팅된다. 도 8a는 z 높이 델타가 1.3㎚인 기판의 중심부에서의 결과를 보여주는 반면에, 도 8b는 z 높이 델타가 1.4㎚인 기판의 가장자리부에서의 결과를 보여준다. 따라서, 토포그래피 위에서의 스핀 온 코팅은 CMP없이 평탄화될 수 있다.
이전 설명에서는, 본원에서 사용된 처리 시스템의 특정 기하학적 구조 및 다양한 컴포넌트들과 공정들의 설명들과 같은 구체적인 상세사항들이 진술되었다. 하지만, 본원에서의 기술들은 이러한 구체적인 상세사항들을 벗어난 다른 실시예들에서 실시될 수 있다는 것과, 이러한 상세사항들은 설명을 위한 것일 뿐 제한적 의도를 갖는 것이 아님을 이해해야 한다. 본원에서 개시된 실시예들을 첨부 도면들을 참조하여 설명하였다. 마찬가지로, 설명을 위해, 특정 숫자들, 물질들, 및 구성들이 완전한 이해를 제공하기 위해 진술되었다. 하지만, 실시예들은 이러한 특정 상세사항들 없이 실시될 수 있다. 실질적으로 동일한 기능적 구축물들을 갖는 컴포넌트들은 동일한 참조 문자들로 표시되며, 이에 따라 중복적인 설명은 그 어떠한 것도 생략될 수 있다.
다양한 실시예들을 이해하는 것을 돕기 위해 다양한 기술들이 다수의 개별적 동작들로서 설명되었다. 본 설명의 순서는 이러한 동작들이 반드시 순서 의존적임을 나타내는 것이라고 해석되어서는 안된다. 오히려, 이러한 동작들은 제시 순서로 수행될 필요는 없다. 설명된 동작들은 설명된 실시예와는 상이한 순서로 수행될 수 있다. 추가적인 실시예들에서, 다양한 추가적인 동작들이 수행될 수 있고/있거나 설명된 동작들은 생략될 수 있다.
본원에서 사용된 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 물체를 가리킨다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 물질 부분 또는 구조물을 포함할 수 있고, 예컨대, 반도체 웨이퍼, 레티클과 같은 기저 기판 구조물, 또는 박막과 같이 기저 기판 구조물 상에 있거나 그 위에 있는 층일 수 있다. 따라서, 기판은 패터닝되거나 또는 패터닝되지 않은, 임의의 특정 기저 구조물, 하위층 또는 상위층으로 한정되지 않으며, 이보다는 이러한 임의의 층 또는 기저 구조물, 및 층들 및/또는 기저 구조물들의 임의의 조합을 포함하는 것으로 구상가능하다. 본 설명은 특정 유형의 기판들을 참조할 수 있지만, 이것은 단지 설명용일 뿐이다.
본 발명분야의 당업자는 또한 본 발명의 동일한 목적을 여전히 달성하면서 상술한 기술들의 동작들에 많은 변형들이 취해질 수 있다는 것을 이해할 것이다. 이러한 변형들은 본 발명개시의 범위에 의해 커버되는 것으로 의도된다. 이와 같이, 본 발명의 실시예들의 상기 설명은 이것으로 한정시킨다는 것을 의도한 것은 아니다. 오히려, 본 발명의 실시예들에 대한 그 어떠한 제한들은 아래의 청구범위들에서 제시된다.

Claims (20)

  1. 기판을 평탄화하기 위한 방법에 있어서,
    미세 가공된 구조물(micro-fabricated structure)들이 형성되어 있는 기판을 수용하는 단계 - 상기 미세 가공된 구조물들은 상기 기판의 작업면 상에 위치하고, 상기 미세 가공된 구조물들은 서로간에 개구부들을 규정하고, 상기 개구부들은 제1 개구부와 제2 개구부를 포함하여 상이한 폭을 갖고, 상기 제1 개구부는 상기 제2 개구부와 비교하여 더 작은 폭을 갖고, 상기 제2 개구부는 상기 제1 개구부와 비교하여 더 큰 폭을 가짐 -;
    충전(fill) 물질의 제1 층을 상기 기판 상에 퇴적하는 단계 - 상기 제1 층은 상기 미세 가공된 구조물들을 덮고 상기 제1 개구부를 채우고 상기 제2 개구부를 채우고, 상기 제1 층의 최상면 위치들이 1~100나노미터만큼 z 높이가 서로에 비해 상이하다는 점에서 상기 제1 층은 비평면인 최상면을 초래하고, 상기 제1 층은 상기 제1 개구부 위의 z 높이를 가지며, 이 z 높이는 상기 제2 개구부 위의 z 높이와 비교하여 더 큼 -;
    상기 미세 가공된 구조물들의 최상면이 노출될 때까지 상기 제1 층을 에칭하는 제1 에칭 공정을 실행하는 단계;
    상기 제2 개구부 내의 충전 물질의 에칭과 비교하여 상기 제1 개구부 내의 충전 물질이 더 빠른 속도로 에칭되도록 상기 제1 층을 에칭하는 제2 에칭 공정을 실행하는 단계 - 상기 제2 에칭 공정은 상기 제1 층의 최상면이 평면이 될 때까지 실행됨 -; 및
    충전 물질의 제2 층을 상기 기판 상에 퇴적하는 단계
    를 포함하는 기판을 평탄화하기 위한 방법.
  2. 제1항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는 상기 제1 에칭 공정과 비교하여 에칭 챔버 압력을 증가시키는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
  3. 제2항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는 에칭 챔버 압력을 30mTorr 위로 유지하는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
  4. 제1항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는 상기 제2 개구부 내에서 에칭 화학물질을 퇴적하는 것과 동시에 상기 제1 개구부 내에서는 에칭을 실행하는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
  5. 제1항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는, 충전 물질이 상기 제2 개구부 내에서 퇴적되도록, 상기 제1 에칭 공정을 위해 사용되는 공정 가스와 비교하여, 보다 많은 퇴적 성분을 갖도록 공정 가스 조성을 수정하는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
  6. 제1항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는 역 지연 효과 에칭(reverse lag effect etch)을 일으키는 에칭 파라미터를 사용하여 반응성 이온 에칭을 실행하는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
  7. 제6항에 있어서,
    상기 역 지연 효과 에칭은 상대적으로 더 큰 피처 개구부 크기에 대한 에칭 속도와 비교하여 상대적으로 더 작은 피처 개구부 크기에 대해 더 큰 에칭 속도를 갖는 에칭 공정을 포함한 것인 기판을 평탄화하기 위한 방법.
  8. 제1항에 있어서,
    상기 제2 에칭 공정은 상기 제1 층의 최상면이 3나노미터 미만의 z 높이 차이를 가질 때까지 실행되는 것인 기판을 평탄화하기 위한 방법.
  9. 제1항에 있어서,
    상기 제1 개구부는 상기 제2 개구부에 대응하는 개구부보다 작은 규정된 개구부를 갖는 트렌치를 포함한 것인 기판을 평탄화하기 위한 방법.
  10. 제1항에 있어서,
    상기 충전 물질의 제1 층을 상기 기판 상에 퇴적하는 단계는 스핀 온(spin-on) 퇴적에 의해 상기 제1 층을 퇴적하는 단계를 포함하고,
    상기 충전 물질의 제2 층을 상기 기판 상에 퇴적하는 단계는 스핀 온 퇴적에 의해 상기 충전 물질의 제2 층을 퇴적하는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
  11. 기판을 평탄화하기 위한 방법에 있어서,
    미세 가공된 구조물들이 형성되어 있는 기판을 수용하는 단계 - 상기 미세 가공된 구조물들은 상기 기판의 작업면 상에 위치하고, 상기 미세 가공 구조물들의 적어도 일부분은 서로 간에 개구(open) 공간들을 규정하고, 상기 기판은 미세 가공된 구조물들의 두 개 이상의 구역들을 갖고, 상기 두 개 이상의 구역들은 서로 비교하여 단위 면적당 상이한 밀도의 미세 가공된 구조물들을 가짐 -;
    충전 물질의 제1 층을 상기 기판 상에 퇴적하는 단계 - 상기 제1 층은 상기 미세 가공된 구조물들 사이의 공간들을 채우고 상기 미세 가공된 구조물들의 적어도 일부분을 덮고, 상기 제1 층의 최상면 위치들이 1~100나노미터만큼 z 높이가 서로에 비해 상이하다는 점에서 상기 제1 층은 비평면인 최상면을 초래하고, 상기 제1 층은 미세 가공된 구조물들의 밀도가 더 작은 구역과 비교하여 미세 가공된 구조물의 밀도가 더 큰 구역에서 더 큰 z 높이를 가짐 -;
    상기 미세 가공된 구조물들의 최상면이 노출될 때까지 상기 제1 층을 에칭하는 제1 에칭 공정을 실행하는 단계;
    미세 가공된 구조물들의 밀도가 더 작은 구역에서의 충전 물질과 비교하여 미세 가공된 구조물의 밀도가 더 큰 구역에서의 충전 물질이 더 빠른 속도로 에칭되도록 상기 제1 층을 에칭하는 제2 에칭 공정을 실행하는 단계 - 상기 제2 에칭 공정은 상기 제1 층의 최상면이 평면이 될 때까지 계속됨 -; 및
    충전 물질의 제2 층을 상기 기판 상에 퇴적하는 단계
    를 포함하는 기판을 평탄화하기 위한 방법.
  12. 제11항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는 상기 제1 에칭 공정과 비교하여 에칭 챔버 압력을 증가시키는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
  13. 제12항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는 에칭 챔버 압력을 30mTorr 위로 유지하는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
  14. 제11항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는 제2 개구부 내에서 에칭 화학물질을 퇴적하는 것과 동시에 제1 개구부 내에서는 에칭을 실행하는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
  15. 제11항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는, 물질이 제2 개구부 내에서 퇴적되도록, 상기 제1 에칭 공정을 위해 사용되는 공정 가스와 비교하여, 보다 많은 퇴적 성분을 갖도록 공정 가스 조성을 수정하는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
  16. 제11항에 있어서,
    상기 제2 에칭 공정을 실행하는 단계는 역 지연 효과 에칭을 갖는 반응성 이온 에칭을 실행하는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
  17. 제16항에 있어서,
    상기 역 지연 효과 에칭은 상대적으로 더 큰 피처 개구부 크기에 대한 에칭 속도와 비교하여 상대적으로 더 작은 피처 개구부 크기에 대해 더 큰 에칭 속도를 갖는 에칭 공정을 포함한 것인 기판을 평탄화하기 위한 방법.
  18. 제11항에 있어서,
    상기 제2 에칭 공정은 상기 제1 층의 최상면이 3나노미터 미만의 z 높이를 가질 때까지 실행되는 것인 기판을 평탄화하기 위한 방법.
  19. 제11항에 있어서,
    제1 개구부는 제2 개구부에 대응하는 개구부보다 작은 규정된 개구부를 갖는 트렌치를 포함한 것인 기판을 평탄화하기 위한 방법.
  20. 제11항에 있어서,
    상기 충전 물질의 제1 층을 상기 기판 상에 퇴적하는 단계는 스핀 온 퇴적에 의해 상기 제1 층을 퇴적하는 단계를 포함하고,
    상기 충전 물질의 제2 층을 상기 기판 상에 퇴적하는 단계는 스핀 온 퇴적에 의해 상기 제2 층을 퇴적하는 단계를 포함한 것인 기판을 평탄화하기 위한 방법.
KR1020197005881A 2016-08-11 2017-08-11 기판의 에칭 기반 평탄화를 위한 방법 KR102424807B1 (ko)

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US201662373448P 2016-08-11 2016-08-11
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