TW201816848A - 基於蝕刻之基板平坦化方法 - Google Patents

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Abstract

本文中的技術提供基於蝕刻的平坦化技術。在基板上沉積初始膜層。由於下方結構之區域密度(例如，開放區域相較於緊密間隔凹槽)的差異，故此初始膜層的沉積導致產生不平坦膜層。執行蝕刻製程，其利用逆滯後RIE(reverse lag RIE)製程來使初始膜層平坦化，且然後可沉積另一塗層之膜層材料，產生平坦表面。如此之技術可使基板平坦化，而不使用化學機械拋光(CMP, chemical mechanical polishing)。

Description

基於蝕刻之基板平坦化方法
本揭露內容相關於包含積體電路之微製造的微製造。 [相關申請案之交互參考]
本申請案主張2016年8月11日申請、名為「METHOD FOR ETCH-BASED PLANARIZATION OF A SUBSTRATE」之美國臨時專利申請案第62/373,448號的權利，其係整體併入於此，以供參考。
半導體製造包含諸多圖案化製程，包含沉積、光微影、蝕刻、平坦化、摻雜等。該等圖案化製程在產生、修整、及移除結構時重複。光微影及其他圖案化製程通常得益於平坦表面，以沉積用以在晶圓上圖案化及形成結構的諸多膜層及光阻。取決於給定的製造製程，可指定膜層具有特定的高度、及/或被平坦化至某些尺寸內。
平坦化通常係利用稱為化學機械拋光(CMP, Chemical Mechanical Polishing)的製程執行。CMP係利用腐蝕性化學成分及拋光墊來使晶圓的表面平坦化的製程，類似於濕式打磨運作的方式。CMP可使多層結構中的絕緣體及導體平坦化。如此之平坦化可用以將更多的電子元件堆疊在晶圓的另一覆層上，或用以使晶圓平坦化，以供後續的光微影圖案化。
雖然化學機械平坦化可在晶圓上提供平坦表面，但使用CMP具有限制及缺點。CMP通常係藉由在晶圓上施加旋塗玻璃(SOG, spin-on glass)、以及然後利用腐蝕性化學成分及物理磨耗而執行。因此，相較於其他微製造技術，CMP係非常粗糙且物理研磨性的製程。因此，CMP無法用於微製造積體電路的許多製程步驟。例如，CMP無法用於電晶體及其他產線前段結構的微製造，尤其是在閘極氧化物曝露時。再者，CMP製程的施行非常昂貴，執行具有挑戰性，且常降低功能積體電路的產量。
本文中所揭露的技術提供基於蝕刻之乾式平坦化製程(例如，利用基於電漿之蝕刻)，以在基板上提供平坦表面，用於後續的微製造。技術包含利用逆RIE(反應性離子蝕刻)滯後製程來修整基板塗層，以使塗層高度標準化，甚至當具有不同密度、開口寬度、及結構高度的下方特徵部時亦然。
一實施例包含使基板平坦化的方法。接收具有微製造結構形成於其上的基板。微製造結構係定位於基板的工作表面上。微製造結構在彼此之間界定開口。開口具有不同的寬度，包含第一開口及第二開口。相較於第二開口，第一開口具有較小的寬度。相較於第一開口，第二開口具有較大的寬度。第一層填充材料係沉積於基板上。第一層覆蓋微製造結構，並填充第一開口及填充第二開口。由於第一層的頂部表面位置在Z高度上相較於彼此相差1~100奈米，故第一層導致產生不平坦的頂部表面。相較於第二開口上方的Z高度，第一層在第一開口上方具有更大的Z高度。
執行蝕刻第一層的第一蝕刻製程，直到露出微製造結構的頂部表面。執行蝕刻第一層的第二蝕刻製程，使得相較於第二開口內之填充材料的蝕刻，第一開口內的填充材料以更快的速率受到蝕刻。執行第二蝕刻製程，直到第一層的頂部表面平坦為止。在基板上沉積第二層填充材料，導致產生平坦層或過度覆蓋部(overcoat)。
當然，如本文中所描述之不同步驟的討論順序已為清楚起見而呈現。一般而言，該等步驟可按照任何適當的順序執行。此外，儘管本文中之不同特徵、技術、配置等的每一者可在本揭露內容的不同位置加以討論，但其意圖在於概念的每一者可獨立於彼此、或與彼此結合而執行。據此，本發明可以許多不同的方式加以實施及審視。
注意到，本發明內容部分不具體說明本揭露內容或所請發明的每一實施例及/或漸增新穎實施態樣。反而，本發明內容僅提供不同實施例的初步討論、以及優於習知技術之新穎性的對應點。對於本發明及實施例的額外細節及/或可能觀點，引導讀者至如以下進一步討論之本揭露內容的實施方式部分及對應圖式。
本文中的技術提供基於蝕刻的平坦化技術。在基板上沉積初始膜層。由於下方結構之區域密度(例如，開放區域相較於緊密間隔凹槽)的差異，故此初始膜層的沉積導致產生不平坦膜層。執行蝕刻製程，其利用逆滯後RIE(reverse lag RIE)製程來使初始膜層平坦化，且然後可沉積另一塗層之膜層材料，產生平坦表面。
平坦化係許多微製造製程中的重要步驟。當半導體節點縮放持續進行時，準確、經濟、且無損傷的平坦化正變得更加需要。以非限制性範例為例，本文中的平坦化技術可有助於先進節點窄節距產線後段(BEOL, back-end-of-line)凹槽圖案化、及產線前段(FEOL, front-end-of-line)元件圖案化的微製造。
為維持節距縮放，N7及超越N7之BEOL凹槽圖案化要求次36nm節點特徵部。使如此小之節距圖案化可具有挑戰性，但仍可藉由包含以下者的諸多方法達成：自對準雙重圖案化(SADP, self-aligned double patterning)、193nm自對準四重圖案化(SAQP, self-aligned quadruple patterning)、及定向自組裝(DSA, directed self-assembly)。如此之圖案化有時可藉由利用13.5nm輻射的極紫外線(EUV, extreme ultraviolet)微影達成。用於凹槽圖案化製程中的步驟係區域選擇性區塊化製程，其中「無數」的線部被切割成鏈或線端、切口等，以形成最終期望的凹槽佈局。當節距變更小時，如此之區塊圖案的重疊需求超出微影工具的能力所及，這可能阻礙BEOL中的節距縮放。
達成次微影區塊化的一技術係自對準區塊(SAB, self-aligned block)技術，其利用具有不同耐蝕刻性的複數線部來選擇性地僅蝕刻(透過蝕刻遮罩開口而)露出之區域中的某些結構。諸多不同的材料可用以提供不同的耐蝕刻性或「本質(color)」。用於如此之圖案化製程中的一材料係旋塗金屬硬遮罩(MHM, metal hard mask)，以輔助達成如此之組合遮罩及蝕刻選擇性區塊化。如此之硬遮罩的例示性材料包含TiOx、ZrOx、SnOx、HFOx、TaOx等。
包含金屬氧化物之旋塗膜層的一挑戰係單離區域及緻密區域(就突出結構的區域密度而言)範圍內的平坦化。基板上之緻密稀疏區域差異類似於以下情形：相較於都市區域中之間隔較靠近的建築物，鄉村區域具有少且間距遠的建築物。在諸多積體電路中，可能具有相對少量結構的區域(或者，以其他方式具有較寬凹槽的區域)，例如未圖案化區域、及功率軌道區域。該等者即為「單離」區域(「iso 」area)。 圖1說明此差異。基板部分100包含定位於下方層105上的微製造結構107。基板部分100的區間112沒有或少有微製造結構107。由於結構之間具有相對大的距離，故此區間112乃單離區域。因此，下方層105大部分係裸露的。基板部分100的區間111具有相對多的微製造結構107。該等結構107之間的間隙在尺寸上相對小。在已為平坦或平整的基板上，旋塗額外的材料可產生實質上平坦的膜層。然而，當在具有區域密度不同之突出結構的基板上進行旋塗沉積時，卻產生不平坦的旋塗層。結果膜層在每單位面積具有許多結構之區域(或者，在結構之間具有較小開口/距離之區域)範圍內通常具有較大的Z高度。
各種不同的膜層及基板塗層習知地係藉由旋塗沉積而沉積。當給定的形貌或起伏圖案具有結構緻密排列之區域時，如此之緻密情形可能將沉積材料往上推，且可能掌控能進入空間中之材料量的質量分數。在特徵部稀疏排列或分佈之區間中(例如，具有單一線部、而附近無其他特徵部之處)，填充物材料可在這些較大的袋狀部位中定下，使得該等位置處的沉積Z高度可大約為單離特徵部的高度。本文中的Z高度係從下方層的頂部表面至填充材料(例如，旋塗塗層)的頂部表面的垂直量測距離。所製造的多數基板具有某類型的可變形貌。因此，在常見的基板中，將有具備結構排列相對緻密的區域、以及具備少數(或相對較少)結構及線部的區域。當沉積膜層以覆蓋及/或填充如此之形貌時，結果通常為具有不均勻或不平坦表面的膜層。注意到，為了便於描述實施例，本文中的範例聚焦於旋塗材料。然而，本文中的技術對包含旋塗、流性、化學氣相沉積(CVD)、原子層沉積(ALD)等在內的所有間隙填充材料皆有用。
本文中的技術包含在回蝕期間藉由修改電漿製程產生逆RIE滯後效果，以在該等兩區域(單離區域及緻密區域)之間達成零高度差量的方法。縱橫比及圖案密度普遍影響小於1微米之特徵部的蝕刻速率。通常在蝕刻晶圓時觀察到RIE滯後。RIE滯後發生在(相對)開放的區域比圖案化區域蝕刻更快時。這係由離子在小特徵部區域中的耗盡所導致。進入窄凹槽的離子被凹槽的側壁捕獲，導致離子耗盡，且離子亦被靜電場偏轉而導致離子偏轉。習知蝕刻製程的目標在於在基板範圍內達成均勻的蝕刻，且因此，如此之滯後通常不樂見。然而，在本文中藉由改變蝕刻製程期間的壓力及化學成分，蝕刻速率受到改變，產生逆RIE滯後，在本文中可以此來製作具有零高度差量的膜層。
一實施例包含接收具有微製造結構形成於其上的基板。微製造結構係定位於基板的上部或工作表面上。例如，特徵部(例如，線部、平台部(mesa)、鰭部等)係形成於基板的工作表面上，使得複數特徵部界定基板形貌。微製造結構在彼此之間界定開口。該等開口具有不同的寬度，包含第一開口及第二開口。相較於第二開口，第一開口具有較小的寬度。相較於第一開口，第二開口具有較大的寬度。換言之，給定基板可具有一些有相對窄凹槽的區域或區間，而基板的其他區域具有相對寬的凹槽或開口。因此，二或更多區間相較於彼此具有不同的每單位面積之微製造結構密度。圖1描繪一範例。相較於區間112中之結構之間的距離，區間111具有彼此之間開口或距離較小的複數結構。
填充材料之第一層121係沉積於基板上。第一層覆蓋微製造結構107，且填充第一開口及填充第二開口。如此之填充材料可選自諸多不同的金屬氧化物，含矽膜、碳膜等。第一層121的沉積產生不平坦的頂部表面，其中第一層的頂部表面位置相較於彼此在Z高度上相差1~100奈米。注意到，如所示，相較於第二開口上方的Z高度，第一層121在第一開口上方具有更高的Z高度。換言之，相較於較低微製造結構密度的區間，較高微製造結構密度的區間中的填充材料更高。
相較於第二開口，第一開口在相鄰結構之間的距離更小。因此，相較於較低微製造結構密度的區間，第一層在較高微製造結構密度的區間中具有更高的Z高度。
執行蝕刻第一層121的第一蝕刻製程，直到露出微製造結構107的頂部表面。露出微製造結構107之頂部表面的步驟可包含最高結構的頂部表面(其中具有高度不同的結構)，或者，其可包含露出所有的頂部表面，甚至當具有高度不同的結構時亦然。圖2描繪如此之第一蝕刻製程的例示性結果。注意到，儘管膜層已被向下蝕刻至緻密區域(區間111)中之線部的頂部，第一層121在單離區域(區間112)中仍具有較低的頂部表面。
執行蝕刻第一層121的第二蝕刻製程，使得相較於第二開口(區間112或單離區域)內之填充材料的蝕刻，第一開口內的填充材料(區間111中的材料)係以更快的速率受到蝕刻。因此，具有較高結構密度的區間具有更快被蝕刻的填充材料。執行第二蝕刻製程，直到第一層121的頂部表面平坦為止。第二蝕刻製程及第一蝕刻製程可在同一蝕刻腔室中連續執行。從第一蝕刻製程往第二蝕刻製程的切換可例如藉由以下步驟而過渡：在接收到微製造結構107之頂部表面已露出的訊號之後，改變蝕刻壓力及製程氣體。
執行第二蝕刻製程可包含使蝕刻腔室壓力相較於第一蝕刻製程所使用的腔室壓力增加。這可包含維持蝕刻腔室壓力於30mTorr之上或更高。相較於第一蝕刻製程，第二蝕刻製程的製程氣體化學成分可包含增加的抑制劑氣體或沉積氣體。據此，執行第二蝕刻製程包含利用導致逆滯後效果蝕刻的蝕刻參數執行反應性離子蝕刻。逆滯後蝕刻效果包含相較於相對較大特徵部開口尺寸之蝕刻速率，就相對較小特徵部開口尺寸而言具有較大蝕刻速率的蝕刻製程。第一蝕刻製程及第二蝕刻製程之間蝕刻參數的改變取決於正受蝕刻之過度塗佈部或覆層以及基板上之下方材料的類型。以非限制性範例為例，用於沉積的特定填充材料可為鈦氧化物。就執行第一蝕刻製程而言，蝕刻參數可包含30mTorr之腔室壓力、 68sccm之氯、8sccm之CH4 、及200 sccm之氦、運行約200~300秒。此後，就執行第二蝕刻製程而言，蝕刻參數可包含70mTorr之腔室壓力、68sccm之氯、6sccm之C4 F6 、及200sccm之氦、運行約15-45秒。
如此之第二蝕刻製程實質上逆轉了反應性離子蝕刻常見的蝕刻滯後效果，使得高結構密度(較小開口)的區域蝕刻更快，而開放區域蝕刻較慢。在一些實施例中，在開放區域(較寬開口)中發生沉積，同時從較窄開口蝕去材料。因此，執行第二蝕刻製程可包含在第一開口內進行蝕刻，而同時在第二開口內沉積蝕刻化學成分。相較於第一蝕刻製程所使用的製程氣體，第二蝕刻製程可包含將製程氣體組成調整成具有較多沉積組成成分，使得在第二開口或開放空間內沉積填充材料。
可執行如此之第二蝕刻步驟，直到第一層121的頂部表面平坦為止，其中第一層的頂部表面位置相較於彼此在Z高度方面相差小於三奈米。例如，如此之第二蝕刻步驟的終點可基於時間設定。圖3描繪如此之逆 RIE滯後製程的例示性結果。注意到，在某些位置處，微製造結構107可從第一層121凸起，但第一層121相較於自身而言仍具有平坦的頂部表面。
然後，第二層122之填充材料係沉積於基板上。第二層122與第一層可為相同或不同的材料。第二層122產生平坦表面，其中Z高度差異小於約三奈米，且可小於一奈米。儘管在具有不同密度的區間之情況仍可能有一些線部凸起，但如此之特徵部具有自第一層之頂部表面起較小的高度(相較於自下方層105起的高度)，使得經修整的緻密稀疏差異實質上不影響用來完成平坦化的第二層。例示性說明係顯示於圖4中。注意到，就此範例而言，覆層122之填充材料與覆層121相同。
圖5~8顯示利用本文中所揭露之技術由晶圓所產生的電子顯微照片。圖5A顯示沉積第一層之後，基板的中心部位，而圖5B顯示該基板的邊緣部位。在沉積此初始塗層(或覆層)之後，具有約6.6nm的Z高度差量。接下來，執行第一蝕刻製程(或主蝕刻)。圖6A顯示基板之中心部位處的結果，其具有10nm的Z高度差量，而圖6B顯示基板之邊緣部位處的結果，其具有8nm的Z高度差量。執行第二蝕刻製程(逆RIE滯後蝕刻)。圖7A顯示基板之中心部位處的結果，其具有1.3nm的Z高度差量，而圖7B顯示基板之邊緣部位處的結果，其具有0nm的Z高度差量。在如此之初始塗層的平坦化之後，然後再次塗佈基板。圖8A顯示基板之中心部位處的結果，其具有1.3nm的Z高度差量，而圖7B顯示基板之邊緣位置處的結果，其具有1.4nm的Z高度差量。據此，可在不進行CMP的情形下使形貌範圍內的旋塗塗層平坦化。
在前述說明內容中，已提出如處理系統之特定幾何結構、及其中所用諸多元件及製程之說明的特定細節。然而，吾人應理解，上本文中之技術可在背離該等特定細節的其他實施例中實施，且如此之細節係用於解釋且非限制的目的。本文中所揭露之實施例已參照隨附圖式加以描述。類似地，針對解釋的目的，已提出特定的數目、材料、及配置，以提供透徹的理解。然而，實施例可在沒有如此之特定細節的情形中實施。具有實質上相同功能性結構的元件係以相似參考符號表示，且由此可省略任何重複的描述。
各種不同的技術已描述為複數的分離操作，以幫助理解各種不同的實施例。描述的順序不應被視為暗示該等操作必須順序相依。實際上，該等操作不必以所呈現之順序執行。所描述之操作可按照不同於所述實施例的順序而執行。在附加的實施例中，可執行諸多額外的操作、且/或可省略所述操作。
依據本發明，本文中所使用之「基板」或「目標基板」一般是指受處理的物體。基板可包含元件(特別是半導體或其他電子元件)的任何材料部分或結構，且舉例而言，可為基礎基板結構，如半導體晶圓、倍縮遮罩、或基礎基板結構上或覆蓋該基礎基板結構的覆層(如薄膜)。因此，基板不受限於任何特定的基礎結構、下方層或上方層、圖案化或非圖案化，反而基板被認為包含任何的如此之覆層或基礎結構、以及覆層及/或基礎結構的任何組合。描述內容可參照特定類型的基板，但其僅為說明性的目的。
熟習該領域技術者亦將理解，針對以上所解釋之技術的操作可作出諸多不同變化，而仍達成本發明之同樣的目標。如此之變化意在涵蓋於本揭露內容的範疇中。因此，本發明之實施例的前述內容不意圖為限制性。反而，對於本發明之實施例的任何限制係呈現於以下申請專利範圍中。
100‧‧‧基板部分
105‧‧‧下方層
107‧‧‧結構
111‧‧‧區間
112‧‧‧區間
121‧‧‧層
122‧‧‧層
結合隨附圖式考量的情況下，參照以下詳細說明，本發明之諸多實施例的更完整的理解及其許多伴隨的優勢將變得顯而易見。圖式未必依比例繪製，而是強調說明特徵、原理、及概念。
圖1為例示性基板部分的橫剖面示意圖，其顯示根據本文中所揭露之實施例的製程流程。
圖2為例示性基板部分的橫剖面示意圖，其顯示根據本文中所揭露之實施例的製程流程。
圖3為例示性基板部分的橫剖面示意圖，其顯示根據本文中所揭露之實施例的製程流程。
圖4為例示性基板部分的橫剖面示意圖，其顯示根據本文中所揭露之實施例的製程流程。
圖5A~5B包含例示性基板部分的放大圖，其顯示根據本文中所揭露之實施例的製程流程。
圖6A~6B包含例示性基板部分的放大圖，其顯示根據本文中所揭露之實施例的製程流程。
圖7A~7B包含例示性基板部分的放大圖，其顯示根據本文中所揭露之實施例的製程流程。
圖8A~8B包含例示性基板部分的放大圖，其顯示根據本文中所揭露之實施例的製程流程。

Claims (20)

  1. 一種平坦化基板的方法，該方法包含： 接收一基板，該基板具有形成於其上的複數微製造結構，該等微製造結構係定位於該基板的一工作表面上，該等微製造結構在彼此之間定義複數開口，該等開口具有不同的寬度，且包含複數第一開口及複數第二開口，相較於該等第二開口，該等第一開口具有較小寬度，相較於該等第一開口，該等第二開口具有較大寬度； 在該基板上沉積一第一層之填充材料，該第一層覆蓋該等微製造結構，且填充該等第一開口及填充該等第二開口，該第一層產生不平坦的一頂部表面，其中該第一層的頂部表面位置在Z高度上相較於彼此相差1~100奈米，相較於該等第二開口上方的Z高度，該第一層在該等第一開口上方具有更大的Z高度； 執行蝕刻該第一層的一第一蝕刻製程，直到露出該等微製造結構的頂部表面； 執行蝕刻該第一層的一第二蝕刻製程，使得相較於該等第二開口內之填充材料的蝕刻，該等第一開口內的填充材料係以更快的速率受到蝕刻，執行該第二蝕刻製程，直到該第一層的該頂部表面平坦為止；以及 在該基板上沉積一第二層之填充材料。
  2. 如申請專利範圍第1項之平坦化基板的方法，其中執行該第二蝕刻製程包含使一蝕刻腔室壓力相較於該第一蝕刻製程增加。
  3. 如申請專利範圍第2項之平坦化基板的方法，其中執行該第二蝕刻製程包含將一蝕刻腔室壓力維持於30mTorr以上。
  4. 如申請專利範圍第1項之平坦化基板的方法，其中執行該第二蝕刻製程包含在該等第一開口內進行蝕刻，而同時在該等第二開口內沉積蝕刻化學成分。
  5. 如申請專利範圍第1項之平坦化基板的方法，其中執行該第二蝕刻製程包含相較於該第一蝕刻製程所使用的製程氣體，將製程氣體組成調整成具有較多沉積組成成分，使得填充材料沉積在該等第二開口內。
  6. 如申請專利範圍第1項之平坦化基板的方法，其中執行該第二蝕刻製程包含利用導致逆滯後效果蝕刻的蝕刻參數來執行一反應性離子蝕刻。
  7. 如申請專利範圍第6項之平坦化基板的方法，其中該逆滯後效果蝕刻包含相較於相對較大特徵部開口尺寸的蝕刻速率對於相對較小特徵部開口尺寸具有較大蝕刻速率的一蝕刻製程。
  8. 如申請專利範圍第1項之平坦化基板的方法，其中執行該第二蝕刻製程，直到該第一層的該頂部表面具有小於三奈米的Z高度差。
  9. 如申請專利範圍第1項之平坦化基板的方法，其中該等第一開口包含複數凹槽，該等凹槽已定義比對應於該等第二開口之複數開口更小的複數開口。
  10. 如申請專利範圍第1項之平坦化基板的方法，其中在該基板上沉積該第一層之填充材料的步驟包含藉由旋塗沉積法沉積該第一層；且其中在該基板上沉積該第二層之填充材料的步驟包含藉由旋塗沉積法沉積該第二層之填充材料。
  11. 一種平坦化基板的方法，該方法包含： 接收一基板，該基板具有形成於其上的複數微製造結構，該等微製造結構係定位於該基板的一工作表面上，該等微製造結構的至少一部分在彼此之間定義複數開放空間，其中該基板具有二或更多區間之微製造結構，該二或更多區間相較於彼此具有不同的每單位面積之微製造結構密度； 在該基板上沉積一第一層之填充材料，該第一層填充該等微製造結構之間的空間且覆蓋該等微製造結構的至少一部分，該第一層產生不平坦的一頂部表面，其中該第一層的頂部表面位置在Z高度上相較於彼此相差1~100奈米，相較於具有較小微製造結構密度的區間而言，該第一層在具有較大微製造結構密度的區間中具有較大的Z高度； 執行蝕刻該第一層的一第一蝕刻製程，直到露出該等微製造結構的頂部表面； 執行蝕刻該第一層的一第二蝕刻製程，使得相較於具有較小微製造結構密度之區間中的填充材料，具有較大微製造結構密度之區間中的填充材料係以較快的速率受到蝕刻，持續進行該第二蝕刻製程，直到該第一層的該頂部表面平坦為止；以及 在該基板上沉積一第二層之填充材料。
  12. 如申請專利範圍第11項之平坦化基板的方法，其中執行該第二蝕刻製程包含使一蝕刻腔室壓力相較於該第一蝕刻製程增加。
  13. 如申請專利範圍第12項之平坦化基板的方法，其中執行該第二蝕刻製程包含將一蝕刻腔室壓力維持於30mTorr以上。
  14. 如申請專利範圍第11項之平坦化基板的方法，其中執行該第二蝕刻製程包含在該等第一開口內進行蝕刻，而同時在該等第二開口內沉積蝕刻化學成分。
  15. 如申請專利範圍第11項之平坦化基板的方法，其中執行該第二蝕刻製程包含相較於該第一蝕刻製程所使用的製程氣體，將製程氣體組成調整成具有較多沉積組成成分，使得材料沉積在該等第二開口內。
  16. 如申請專利範圍第11項之平坦化基板的方法，其中執行該第二蝕刻製程包含利用一逆滯後效果蝕刻進行一反應性離子蝕刻。
  17. 如申請專利範圍第16項之平坦化基板的方法，其中該逆滯後效果蝕刻包含相較於相對較大特徵部開口尺寸的蝕刻速率，對於相對較小特徵部開口尺寸具有較大蝕刻速率的一蝕刻製程。
  18. 如申請專利範圍第11項之平坦化基板的方法，其中執行該第二蝕刻製程，直到該第一層的該頂部表面具有小於三奈米的Z高度差。
  19. 如申請專利範圍第11項之平坦化基板的方法，其中該等第一開口包含複數凹槽，該等凹槽已定義比對應於該等第二開口之複數開口更小的複數開口。
  20. 如申請專利範圍第11項之平坦化基板的方法，其中在該基板上沉積該第一層之填充材料的步驟包含藉由旋塗沉積法沉積該第一層；且其中在該基板上沉積該第二層之填充材料的步驟包含藉由旋塗沉積法沉積該第二層。
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