JP2561011B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に配線間の絶縁膜を平坦化する製法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、半導体回
路を構成するトランジスタやトランジスタ間を結ぶ配線
等が微細化し、さらに回路構成の複雑化により、配線を
多層に形成する構造が余儀なく必要とされている。そし
て、この配線の微細化及び多層化は配線を形成するため
のリソグラフィ技術にとって、従来の製造方法では対応
しきれず非常に困難な状況となっている。それは、微細
化に伴って、リソグラフィにより形成できる配線パター
ンの解像能力が限界に近く、更に配線の多層化によりパ
ターン形成表面に段差ができるため、微細なパターンを
形成することができないことである。
【０００３】この解決法として、半導体素子表面におけ
る段差をなくす平坦化プロセスが、多層配線構造を持つ
半導体素子に提案されている。例えば、ＩＥＥ〔Ｊｕｎ
ｅ１１〜１２，１９９１ ＶＭＩＣ Ｃｏｎｆｅｒｅｎ
ｃｅ〕の第１３頁乃至第１９頁に掲載されている〔Ａ
ＨＩＧＨＬＹ ＲＥＬＩＡＢＬＥ ＭＵＬＴＩＬＥＶＥ
Ｌ ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ ＰＲＯＣＥＳＳ
ＦＯＲ ０．６μｍ ＣＭＯＳ ＤＥＶＩＣＥＳ〕で
は、オゾンとテトラエトキシシラン（以下ＴＥＯＳと
略）とを用いた常圧の化学気相成長法（以下ＣＶＤと
略）による平坦化プロセスを用い、多層配線構造を形成
している。
【０００４】この文献の平坦化プロセスを用いた多層配
線構造を持つ半導体素子の製造方法をモデル化して、図
３の（ａ）乃至（ｄ）に工程順に示す。まず図３（ａ）
に示すように、金属配線１を半導体基板２上に、リソグ
ラフィ法とドライエッチング法とにより形成した後、図
３（ｂ）のように、配線１の表面及びこの配線１の無い
ところの基板２の表面上にプラズマＣＶＤによるシリコ
ン酸化膜３を形成する。この表面上に図３（ｃ）に示す
ようにオゾンとＴＥＯＳとを用いた常圧ＣＶＤによるシ
リコン酸化膜６を形成する。さらに、このシリコン酸化
膜６を図３（ｄ）のように、ドライエッチングによりエ
ッチングして、シリコン酸化膜６′を得る。さらにこの
ドライエッチング後、露出したシリコン酸化膜６′上
に、図３（ｅ）に示すように、プラズマＣＶＤによるシ
リコン酸化膜１３を形成する。このシリコン酸化膜１３
上に、次の配線を同様に形成して、多層配線構造を得て
いる。
【０００５】
【発明が解決しようとする課題】この従来の平坦化プロ
セスを用いた多層配線構造を持つ半導体装置の製造方法
では、次の問題点がある。
【０００６】１）平坦化するための工程が複雑であり、
また工程数が多くなる。
【０００７】２）配線パターンで間隔が広い場所と狭い
場所での段差は実質的に平坦化できない。
【０００８】３）たとえ平坦化を求めて製造した表面で
も、かなりの段差が残存し、これを多層化する場合、こ
の層数が多くなると最上層における表面の段差が重積し
てかなり大きくなり、重積の少ない多層構造しか実現で
きない。
【０００９】以上のように、従来の技術による平坦化プ
ロセスでは、工程が複雑かつ多く、さらに段差低減効果
が小さいという欠点がある。
【００１０】
【課題を解決するための手段】本発明では、配線形成
後、ＣＶＤにより配線上にシリコン酸化膜を形成する。
このシリコン酸化膜の表面の酸素原子数に対するシリコ
ン原子数の比を特に０．５以上にすることにより、この
シリコン酸化膜上に塗布法で形成するシリコン酸化膜
（以下ＳＯＧ膜と略）の膜厚を凸形状部で薄く、凹形状
部で厚くし、配線による段差を低減する。
【００１１】
【実施例】図１（ａ）乃至図１（ｄ）は本発明の第１の
実施例を工程順に示した半導体基板の断面図である。本
実施例は、まず図１（ａ）に示すように、金属配線１を
リソグラフィ法とドライエッチング法とにより形成す
る。この配線１の表面及び配線１のない基板２の表面と
にプラズマＣＶＤによって、シリコン酸化膜３の膜の厚
みｔ２を、図１（ｂ）のように、配線１の厚みｔ１より
も厚く形成する。このシリコン酸化膜３の表面をアルゴ
ンのような希ガスによるスパッタ処理を行って、シリコ
ン酸化膜３′を形成する（図１（ｃ））。この時のスパ
ッタ条件は、処理圧力４ｍ ｔｏｒｒ，高周波パワー６
００Ｗ，処理時間１０秒である。
【００１２】この処理の前後のシリコン酸化膜３，３′
の表面の酸素原子とシリコン原子との比と、接触角との
関係を示す図４を参照すると、〔シリコン／酸素〕の原
子比を示す横軸に対して、接触角を示す縦軸が示されて
おり、無処理ではポイント２０の位置であり、本実施例
のスパッタ処理ＥＣＲ膜ではポイント２１の位置にあ
る。このスパッタ処理を行うことにより、シリコン酸化
膜３′の表面のシリコン原子の数が増加し、接触角が３
倍程度大きくなることが判る。
【００１３】次に図１（ｃ）のように、処理したシリコ
ン酸化膜３′に、ＳＯＧ膜４を形成する。ここで、ＳＯ
Ｇ膜４のうち３０μｍ幅の配線の中央部上と３０μｍ幅
の配線間の中央部との段差についてスパッタ処理の有無
の場合で比較した図５を参照すると、ポイント３１のス
パッタ処理ＥＣＲ膜の方が、無処理のポイント３０より
半分以上段差の小さいことが判る。これは、ＳＯＧ膜４
がシリコン酸化膜３′の表面の接触角が大きいほど弾か
れるため、シリコン酸化膜３′の表面の凸部で膜厚が薄
く、凹部で厚くなる為である。ここで、点線３２は、配
線の厚みを示す。
【００１４】さらに、図１（ｄ）に示すように、ＳＯＧ
膜４を完全に除去するまで全面をドライエッチング法に
より、エッチバックする。ここで、除去されたシリコン
酸化膜１３の表面は、ＳＯＧ膜４の表面形状に対応した
表面となる。ＳＯＧ膜４の膜質があまり良くないため、
半導体素子の信頼性上、このＳＯＧ膜４を完全に除去す
る必要がある。
【００１５】本実施例は、以上の方法を用いることによ
り、簡便な方法で配線段差を実質的になくすることがで
きる。
【００１６】図２（ａ）乃至図２（ｄ）は本発明の第２
の実施例を工程順に示す半導体基板の断面図である。本
実施例は、まず図２（ａ）に示すように、半導体基板２
の上の配線１をリソグラフィ法とドライエッチング法と
により形成する。この配線１上に、電子サイクロトロン
共鳴（以下ＥＣＲと略）プラズマによるＣＶＤのシリコ
ン酸化膜５を、図２（ｄ）のように形成する。この時の
ＥＣＲプラズマによるＣＶＤのシリコン酸化膜５を形成
する条件は、酸素ガス対シランガスが１：１．５よりも
シランガスの多い条件であり、さらにそのほかの条件
は、アルゴンガス流量８０ｓｃｃｍ，マイクロ波パワー
２０００Ｗ，バイアスパワー１４００Ｗ，基板温度８０
℃，成膜圧力１．５ｍ ｔｏｒｒである。この中で、酸
素ガス対シランガス比が１：１．５よりもシランガスの
多い条件であることが重要である。それは、図６に示す
ように、酸素ガス対シランガスが１：１．５よりもシラ
ンガスの少ない条件で成膜すると、シリコン酸化膜の表
面の酸素原子数に対するシリコン原子数が、ポイント４
１に示すように、０．５より少なくなり、その結果、接
触角が小さくなってしまう。
【００１７】これに対し、シランガスの多い条件では、
成膜されるシリコン酸化膜は点線４３で示す化学量論上
で現される二酸化シリコンＳｉＯ2 よりもシリコンが過
剰になる。この様なポイント４２に示すシリコン酸化膜
５′の表面では、図４から明らかなように、シリコン原
子の数が増加し、接触角が大きくなる。
【００１８】次に図２（ｃ）に示すように、シリコン酸
化膜５′に、ＳＯＧ膜４を形成する。前記第１の実施例
と同様に、シリコン酸化膜５の表面の接触角が大きいた
め、ＳＯＧ膜４が弾かれ、塗布膜の膜厚がシリコン酸化
膜５の表面の凸部で薄く、凹部で厚くなる。これによ
り、図５の様に配線段差が低減される。
【００１９】さらに前記第１の実施例と同様に、図２
（ｄ）に示すように、ＳＯＧ膜４を完全に除去するまで
全面をドライエッチング法によりエッチバックする。そ
うして、平坦なシリコン酸化膜１５を形成する。
【００２０】本実施例は、以上の方法を用いることによ
り、簡便な方法で配線段差を実質的になくすることがで
きる。
【００２１】以上述べたように、前記第１，第２の実施
例による配線段差の低減の度合いを示す図７を参照する
と、比較として従来法によるもののデータをポイント５
０で示す。図７から明らかなように、ポイント５１は、
従来法に比べて本実施例で段差が３分の１程度低減して
いる。
【００２２】尚、前記配線上に形成するシリコン酸化膜
の表面だけでなく、その膜組成を、酸素原子数に対しシ
リコン原子数が０．５以上とすることも好ましい。
【００２３】
【発明の効果】以上の通り、本発明は、シリコン酸化膜
の少なくとも表面の酸素原子に対するシリコン原子数を
増加させたため、ぬれ性が極めて良くなり、もって配線
段差が解消するため、多数の配線重積が可能となる。
【００２４】また、本発明によれば、従来の工程の５分
の４程度の工程に削減できるという効果もある。
【図面の簡単な説明】
【図１】（ａ），〜，（ｄ）は本発明の第１の実施例の
半導体装置の製造方法を工程順に示した半導体基板の断
面図である。
【図２】（ａ），〜，（ｄ）は本発明の第２の実施例の
製法を工程順に示した半導体基板の断面図である。
【図３】（ａ），〜，（ｅ）は従来の層間絶縁膜の形成
方法を工程順に示した半導体基板の断面図である。
【図４】従来と第１の実施例とにおけるシリコン酸化膜
の表面の〔シリコン／酸素〕の原子比と接触角との関係
を示した特性図である。
【図５】従来と第１の実施例とにおける配線段差の低減
効果を示した特性図である。
【図６】従来と第２の実施例における酸素ガス対シラン
ガスの比と、形成されたシリコン酸化膜表面での〔シリ
コン／酸素〕の原子比との関係を示す特性図である。
【図７】第１，第２の実施例と従来法とによる配線段差
の低減を比較した特性図である。
【符号の説明】
１ 金属配線 ２ 半導体基板 ３，１３ プラズマＣＶＤシリコン酸化膜 ３′ 処理後のシリコン酸化膜 ４ 塗布法によるシリコン酸化膜（ＳＯＧ膜） ５ 電子サイクロトロン共鳴（ＥＣＲ）ＣＶＤのシリ
コン酸化膜 ６ オゾンとテトラエトキシシラン（ＴＥＯＳ）によ
る常圧ＣＶＤのシリコン酸化膜 ６′エッチング後のシリコン酸化膜 ２０，２１，３０，３１，４０，４１，４２，５０，５
１ ポイント ３２，４２ 点線

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面の所定部分に形成さ
    れた第１の配線の表面と前記第１の配線のない前記主表
    面とに第１のシリコン酸化膜を形成する第１の工程と、
    前記第１のシリコン酸化膜のうち少なくとも表面部分の
    酸素原子数に対するシリコン原子数を増加させる第２の
    工程と、前記第２の工程後における第１のシリコン酸化
    膜上に塗布法による第２のシリコン酸化膜を形成する第
    ３の工程と、前記第３の工程後の第１，第２のシリコン
    酸化膜をエッチングして、この表面に第２の配線を形成
    する第４の工程とを備えたことを特徴とする半導体装置
    の製造方法。
  2. 【請求項２】 前記第２の工程が、酸素原子数に対する
    シリコン原子数を０．５以上にする工程である請求項１
    記載の半導体装置の製造方法。
  3. 【請求項３】 前記第２の工程が、第１のシリコン酸化
    膜の少なくとも表面部分を、希ガスによるスパッタ処理
    を行う工程である請求項１または２記載の半導体装置の
    製造方法。
  4. 【請求項４】 前記第２の工程が、酸素ガス対シランガ
    スが１対１．５よりも前記シランガスの大なる条件で、
    電子サイクロトロン共鳴プラズマによる化学気相成長法
    を用いる工程である請求項１または２記載の半導体装置
    の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018031926A1 (en) * 2016-08-11 2018-02-15 Tokyo Electron Limited Method for etch-based planarization of a substrate

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6384466B1 (en) * 1998-08-27 2002-05-07 Micron Technology, Inc. Multi-layer dielectric and method of forming same
US6235639B1 (en) * 1998-11-25 2001-05-22 Micron Technology, Inc. Method of making straight wall containers and the resultant containers
US6660365B1 (en) * 1998-12-21 2003-12-09 Cardinal Cg Company Soil-resistant coating for glass surfaces
US6974629B1 (en) * 1999-08-06 2005-12-13 Cardinal Cg Company Low-emissivity, soil-resistant coating for glass surfaces
US6964731B1 (en) * 1998-12-21 2005-11-15 Cardinal Cg Company Soil-resistant coating for glass surfaces
GB2354107B (en) * 1999-09-01 2004-04-28 Mitel Corp Surface stabilization of silicon rich silica glass using increased post deposition delay
EP1158073A1 (en) 1999-10-19 2001-11-28 Ebara Corporation Plating method, wiring forming method and devices therefor
US7071129B2 (en) * 2002-09-12 2006-07-04 Intel Corporation Enhancing adhesion of silicon nitride films to carbon-containing oxide films
WO2006017349A1 (en) 2004-07-12 2006-02-16 Cardinal Cg Company Low-maintenance coatings
US8092660B2 (en) 2004-12-03 2012-01-10 Cardinal Cg Company Methods and equipment for depositing hydrophilic coatings, and deposition technologies for thin films
US7923114B2 (en) 2004-12-03 2011-04-12 Cardinal Cg Company Hydrophilic coatings, methods for depositing hydrophilic coatings, and improved deposition technology for thin films
WO2007124291A2 (en) 2006-04-19 2007-11-01 Cardinal Cg Company Opposed functional coatings having comparable single surface reflectances
US20080011599A1 (en) 2006-07-12 2008-01-17 Brabender Dennis M Sputtering apparatus including novel target mounting and/or control
US8092860B2 (en) * 2007-03-13 2012-01-10 E. I. Du Pont De Nemours And Company Topographically selective oxidation
US7820309B2 (en) 2007-09-14 2010-10-26 Cardinal Cg Company Low-maintenance coatings, and methods for producing low-maintenance coatings
US20150206794A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Removing Micro Scratches In Chemical Mechanical Polishing Processes
US9716035B2 (en) * 2014-06-20 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Combination interconnect structure and methods of forming same
EP3541762B1 (en) 2016-11-17 2022-03-02 Cardinal CG Company Static-dissipative coating technology

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
US4806504A (en) * 1986-09-11 1989-02-21 Fairchild Semiconductor Corporation Planarization method
US4894351A (en) * 1988-02-16 1990-01-16 Sprague Electric Company Method for making a silicon IC with planar double layer metal conductors system
US5514624A (en) * 1990-08-07 1996-05-07 Seiko Epson Corporation Method of manufacturing a microelectronic interlayer dielectric structure
US5426076A (en) * 1991-07-16 1995-06-20 Intel Corporation Dielectric deposition and cleaning process for improved gap filling and device planarization
US5514616A (en) * 1991-08-26 1996-05-07 Lsi Logic Corporation Depositing and densifying glass to planarize layers in semi-conductor devices based on CMOS structures
US5508233A (en) * 1994-10-25 1996-04-16 Texas Instruments Incorporated Global planarization process using patterned oxide

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018031926A1 (en) * 2016-08-11 2018-02-15 Tokyo Electron Limited Method for etch-based planarization of a substrate

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