CN110648911B - 制造半导体器件的方法 - Google Patents

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Abstract

本公开涉及制造半导体器件的方法。在一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法中，在下层中形成第一开口，并且第一开口通过定向刻蚀沿第一轴延伸以形成凹槽图案。

Description

制造半导体器件的方法
相关申请
本申请要求于2018年6月27日提交的序列号为62/690,817的美国临时专利申请的优先权，该临时申请的整体通过引用合并于此。
技术领域
本公开总体涉及制造半导体器件的方法。
背景技术
在7nm或更小的半导体技术节点处，线-和-空间(L/S)图案化需要光学光刻中的间距分辨率小于约32nm。通常，即使采用极紫外(EUV)光刻，EUV单次曝光技术(SPT)的分辨率限制为约28nm至约34nm。为了获得更小的间距图案，将需要具有两次重复光刻曝光工艺的双图案化技术(DPT)来对小于约32nm的L/S间距进行图案化。然而，采用DPT方法的EUV的成本对于大规模生产应用过于昂贵
发明内容
本公开的一个实施例提供了一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法，所述方法包括：在所述下层中形成第一开口；以及通过一个或多个定向刻蚀操作沿所述第一轴延伸所述第一开口以形成所述凹槽图案。
本公开的另一实施例提供了一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法，所述方法包括：在所述下层中形成第一开口和第二开口；以及通过一个或多个定向刻蚀操作沿所述第一轴延伸所述第一开口和所述第二开口，使得延伸的第一开口和延伸的第二开口被连接以形成所述凹槽图案。
本公开的又一实施例提供了一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法，所述方法包括：通过光刻操作形成具有第一开口图案和第二开口图案的抗蚀剂图案；通过分别通过所述第一开口图案和所述第二开口图案刻蚀所述下层来在所述下层中形成第一开口和第二开口；以及通过一个或多个定向刻蚀操作沿所述第一轴延伸所述第一开口和所述第二开口，以形成从所述第一开口扩展的第一凹槽图案和从所述第二开口扩展的第二凹槽图案，其中，沿垂直于所述第一轴的第二轴的第一凹槽和第二凹槽之间的最小空间或间距小于所述第一开口图案和所述第二开口图案之间的最小空间或间距。
附图说明
在结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应当注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减少各种特征的尺寸。
图1A示出了根据本公开的实施例的定向图案化装置的示意图。图1B、1C和1D示出了根据本公开的实施例的定向图案化的示意图。
图2A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图2B示出了对应于图2A中的线L1-L1的横截面图。
图3A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图3B示出了对应于图3A中的线L1-L1的横截面图。
图4A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图4B示出了对应于图4A中的线L1-L1的横截面图。
图5A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图5B示出了对应于图2A-4A中的线L1-L1的横截面图。
图6A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图6B示出了对应于图2A-4A中的线L1-L1的横截面图。
图7A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图7B示出了对应于图7A中的线L2-L2的横截面图。
图8A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图8B示出了对应于图7A中的线L2-L2的横截面图。
图9A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图9B示出了对应于图7A中的线L2-L2的横截面图。
图10A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图10B示出了对应于图10A中的线L3-L3的横截面图。
图11A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图11B示出了对应于图10A中的线L3-L3的横截面图。
图12A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图12B示出了对应于图10A中的线L3-L3的横截面图。
图13A和13B示出了根据本公开的实施例的图案的平面图。
图13C、13D和13E示出了根据本公开的实施例的图案的平面图。
图14A和14B示出了根据本公开的实施例的制造操作的各个阶段的示意性平面图。
图15A示出了根据本公开的实施例的半导体器件的布局。图15B示出了根据本发明的实施例的半导体器件的布局。
图16A示出了根据本公开的实施例的半导体器件的参考图案的布局。图16B示出了根据本公开的实施例的半导体器件的参考图案和电路图案的布局。
图17示出了根据本公开的实施例的用于光掩模的参考图案的布局。
图18A示出了根据本公开的实施例的图案化操作之后的平面图。图18B示出了根据本公开的实施例的定向图案化操作之后的平面图。
图19示出了根据本公开的实施例的图案间距和参考开口之间的关系。
图20A、20B、20C和20D示出了根据本公开的实施例的制造操作的各个阶段的横截面图。
图21A、21B、21C、21D、21E和21F示出了根据本公开的实施例的制造操作的各个阶段的横截面图。
图22A、22B、22C、22D、22E和22F示出了根据本公开的实施例的制造操作的各个阶段的横截面图。
图23A和23B示出了根据本公开的实施例的制造操作的各个阶段的横截面图。
图24A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图24B示出了对应于图24A中的线L4-L4的横截面图。
图25A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图25B示出了对应于图25A中的线L4-L4的横截面视图。
图26A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图26B示出了对应于图26A中的线L4-L4的横截面视图。
图27A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图27B示出了对应于图27A中的线L5-L5的横截面图。
图28A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图28B示出了对应于图28A中的线L5-L5的横截面图。
图29A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图29B示出了对应于图29A中的线L5-L5的横截面图。
图30A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图30B示出了对应于图30A中的线L5-L5的横截面图。
图31A、31B和31C示出了根据本公开的实施例的制造操作的各个阶段的平面图。
图32A、32B和32C示出了根据本公开的实施例的制造操作的各个阶段的平面图。
图33A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图33B示出了对应于图33A中的线L6-L6的横截面图。
图34A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图34B示出了对应于图34A中的线L6-L6的横截面图。
图35A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图35B示出了对应于图35A中的线L6-L6的横截面图。
图36A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图36B示出了对应于图36A中的线L7-L7的横截面图。
图37A示出了根据本公开的实施例的制造操作的各个阶段之一的平面图。图37B示出了对应于图37A中的线L7-L7的横截面图。
具体实施方式
应理解，下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体实施例或示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，元件的尺寸不限于所公开的范围或值，而可以取决于器件的工艺条件和/或期望属性。此外，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种特征。在附图中，为了简化，可以省略一些层/特征。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。器件可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可以被相应地解释。此外，术语“由......构成”可以表示“包括”或“由......组成”。此外，在以下制造工艺中，在所描述的操作之间可以存在一个或多个附加操作，并且可以改变操作的顺序。在本公开中，短语“A、B和C中的至少一个”表示A、B、C、A+B、A+C、B+C、或A+B+C中的任一个，并且不表示一个来自A、一个来自B、一个来自C，除非另有说明。
所公开的实施例涉及半导体器件，特别是互补金属氧化物半导体场效应晶体管(CMOS FET)，例如，鳍式场效应晶体管(FinFET)及其制造方法。诸如本文所公开的实施例之类的实施例通常不仅适用于FinFET，还适用于平面FET、双栅FET、环绕栅FET、ω栅FET或全环栅(gate-all-around，GAA)FET、和/或纳米线FET、或具有三维沟道结构的任何适当的器件。
在本公开中，将解释使用单次曝光图案化技术(SPT)的定向图案化技术以获得小于光刻分辨率限制的图案间距，例如，小于约32nm。
定向图案化技术包括定向刻蚀技术和定向沉积技术。定向刻蚀可以表征为水平或表面各向异性或选择性刻蚀，其中，目标层或图案基本上仅在平行于衬底的平面(X-Y平面)内的一个方向(例如，X方向)上刻蚀，基本上不刻蚀另一方向(例如，Y方向)。
可以通过调整各种刻蚀参数来执行定向刻蚀，以生成以基本水平方向行进或者以大于约10-30度的较大入射角(其中90度角度是水平的)入射到衬底上的刻蚀物质(自由基)。待调整的刻蚀参数包括但不限于刻蚀剂(气体)组成、刻蚀温度、刻蚀时间、刻蚀压力、射频(RF)偏置电压、RF偏置功率、刻蚀剂流速、晶片倾斜、其他适当的刻蚀参数、或其组合。
图1A示出了定向图案化装置的示意图，并且图1B、1C和1D示出了根据本公开的实施例的定向图案化的示意图。
如图1A所示，定向图案化装置(例如，定向刻蚀装置1000)包括主室1010和等离子体生成室1020，在主室1010中布置用于待处理晶片的晶片台1030，并且等离子体生成室1020用于生成等离子体。在一些实施例中，等离子体是RF(射频)生成的等离子体，使用13.56MHz和/或2.45GHz的高频电源。可以使用其他频率范围。分隔板1026被布置在主室1010和等离子体室1020之间。分隔板1026包括狭缝(slit)1022，等离子束1100从狭缝1022引入主室。在一些实施例中，在等离子体室侧的狭缝1022上提供可调节弯月面1024。包括例如涡轮分子泵的一个或多个真空系统1040耦合到主室和等离子体室(未示出)以维持室中的减压状态。在一些实施例中，在刻蚀工艺期间，主室中的压力低于等离子体室中的压力。在某些实施例中，主室中的压力在1×10-5Torr的量级，并且等离子体室中的压力在1×10- 3Torr的量级。
在一些实施例中，分隔板1026和晶片台1030分别由DC电压偏置以提取和控制等离子束1100。此外，晶片台1030通过移动机构1035是可移动的以相对于等离子束1100扫描晶片。
在一些实施例中，调整RF和DC偏置电压中的至少一个以实现使得刻蚀物质相对于衬底上方的表面沿着平面内方向(例如，以X方向)基本上水平地流动、或提供较大入射角的电场。在一些实施例中，刻蚀物质被调整为具有高能物质的动量分布，使得刻蚀物质或高能物质沿着前线的动量是不同的，即刻蚀物质或高能物质在顶部路径上的动量不同于刻蚀物质或高能物质在底部路径上的动量。在一些实施例中，刻蚀物质或高能物质在顶部路径上的动量不同于刻蚀物质或高能物质在底部路径上方的中间路径中的动量，并且刻蚀物质或高能物质在顶部路径上的动量与刻蚀物质或高能物质在底部路径上的动量相同或不同。可以通过调节电磁控制来实现任何组合以仅在刻蚀前沿上调节刻蚀物质或高能物质的能量。
在一些实施例中，如图1B和1C所示，调节弯月面1024的位置以改变等离子束1100的入射角θi。如图1D所示，通过沿X方向扫描晶片，可以形成凹槽图案而基本上不在Y方向上扩展凹槽。
在一些实施例中，X方向上的刻蚀量与Y方向上的刻蚀量的比率为约2或更高，并且在其他实施例中为约5或更高。在某些实施例中，该比例为约10或更高。理想地，该比率尽可能高，但在一些实施例中可以高达约100并且在其他实施例中高达约50。此外，沿Z方向(垂直方向)的刻蚀量小于X方向上的刻蚀量。在一些实施例中，X方向上的刻蚀量与Z方向上的刻蚀量的比率为约2或更高，并且在其他实施例中为约5或更高。在某些实施例中，该比例为约10或更高。理想地，该比率尽可能高，但在一些实施例中可以高达约100并且在其他实施例中高达约50。
图2A-6B示出了根据本公开实施例的用于制造半导体器件的各个阶段的平面图和横截面图。应理解，可以在图2A-6B所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在图2A-6B中，“A”图是平面图(从上方看)并且“B”图是与图1A-3A中的线L1-L1相对应的横截面图。
如图2A和2B所示，在目标层10上方形成掩模图案20。在一些实施例中，在衬底5上方形成目标层10。在一些实施例中，衬底5可以由下列项制成：适当的元素半导体，例如，硅、钻石或锗；适当的合金或化合物半导体，例如，IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷化镓砷(GaAsP)、或磷化镓铟(GaInP))等。此外，衬底100可以包括外延层(epi层)，其可以被应变以提高性能、和/或可以包括绝缘体上硅(SOI)结构。在一个实施例中，使用p型硅衬底。
目标层10是一层或多层导电材料和/或电介质材料。在一些实施例中，目标层10包括电介质材料，例如，氧化硅、氮化硅、SiON、SiOC、SiOCN、SiCN、铝基电介质材料、低k材料、有机材料、或用于半导体器件制造的任何其他电介质材料。在一个实施例中，使用氧化硅。
在一些实施例中，掩模层20是光致抗蚀剂层，并且在其他实施例中，可以是由与目标层10不同的材料制成的硬掩模层。
然后，如图3A和3B所示，通过使用包括抗蚀剂显影的光刻操作来图案化光致抗蚀剂层20。如图3A和3B所示，在光致抗蚀剂层20中形成开口图案(空间或横列)22。在一些实施例中，光刻操作是使用EUV光源、电子束、ArF激光光源或KrF激光光源之一的单次曝光图案化工艺。如图3A所示，开口22具有沿X方向的长度X1(最大长度)和沿Y方向的宽度Y1(最大宽度)。在一些实施例中，X1大于Y1。如图3A所示，两个相邻的开口22分开距离S1，该距离S1等于或大于单次曝光光刻操作的分辨率限制。
然后，执行一个或多个刻蚀操作以刻蚀目标层10的表面部分以形成沟槽12，并然后移除掩模层20，如图4A和4B所示。刻蚀操作包括干法刻蚀和/或湿法刻蚀。如图4A和4B所示，沟槽12具有长度X2、宽度Y2和沿Z方向的深度Z2。
接下来，如图5A和5B所示，执行一个或多个定向刻蚀操作以选择性地刻蚀沟槽12的左边缘和右边缘(短边)。通过X方向的定向刻蚀，沟槽12的左边缘和右边缘是分别被刻蚀量D1和D2。在一些实施例中，在定向刻蚀中，沟槽12的底部、沟槽12的长边、和/或沟槽12的右边缘也被轻微刻蚀。在一些实施例中，D1等于D2，并且在其他实施例中，D1不同于D2。
通过一个或多个定向刻蚀操作，可以获得如图6A和6B所示的经修改的沟槽14。如图6A和6B所示，经修改的沟槽14具有长度X3、宽度Y3和沿Z方向的深度Z3。长度X3等于X2+D1+D2。宽度Y3和Y2之间的差Dy等于或大于零并且小于(D1+D2)/2。在一些实施例中，(D1+D2)/2是Dy的两倍或更大、五倍或更大、或十倍或更大。在一些实施例中，Z3大于Z2并且是(D1+D2)/2的1/2或更小、1/5或更小、1/10或更小。在定向刻蚀操作之后，在X方向上相邻沟槽之间的空间S3可以小于单次曝光光刻操作的分辨率限制。
图7A-9B示出了根据本公开的另一实施例的用于制造半导体器件的各个阶段的平面图和横截面图。应理解，可以在图7A-9B中所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在图7A-9B中，“A”图是平面图(从上面看)并且“B”图是对应于图7A中的线L2-L2的横截面图。在下面的实施例中可以采用与关于图1A-6B所解释的相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
在该实施例中，通过与关于图2A-4B所解释的类似的操作，在目标层10的表面部分中形成孔图案16。孔图案16具有直径X4和深度Z4，如图7B所示。然后，类似于图5A和5B，执行X方向上的一个或多个定向刻蚀操作以将孔图案16放大量D3和量D4，从而形成沟槽18，如图8A和8B以及图9A和9B所示。在一些实施例中，D3等于D4，并且在其他实施例中，D3不同于D4。类似于图6A和6B，沟槽18具有长度X5、宽度Y5和深度Z5，如图9A和9B所示。长度X5等于X4+D3+D4。宽度Y5和X4之间的差Dy等于或大于零并且小于(D3+D4)/2。在一些实施例中，(D3+D4)/2是Dy的两倍或更大、五倍或更大、或十倍或更大。在一些实施例中，Z5大于Z4并且是(D3+D4)/2的1/2或更小、1/5或更小、1/10或更小。
图10A-12B示出了根据本公开的另一实施例的用于制造半导体器件的各个阶段的平面图和横截面图。应理解，可以在图10A-12B中所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在图10A-12B中，“A”图是平面图(从上面看)并且“B”图是对应于图10A中的线L3-L3的横截面图。在下面的实施例中可以采用与关于图1A-9B所解释的相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
图10A和10B与图7A和7B(孔图案)或图4A和4B(短沟槽图案)基本相同。在如图10A和10B所示在目标层10的表面部分中形成孔/沟槽图案之后，执行X方向上的一个或多个定向刻蚀操作，如图11A和11B所示。通过定向刻蚀，相邻的沟槽被合并以形成一个较大沟槽18，如图12A和12B所示。在一些实施例中，三个或更多个开口图案(孔)被合并成一个较大沟槽。在其他实施例中，原始图案是空间或沟槽而不是孔。
图13A和13B示出了根据本公开的实施例的图案的平面图。图13A对应于图4A并且图13B对应于图6A。类似地，图13C、13D和13E示出了根据本公开的实施例的图案的平面图。图13C对应于图7A、图13D对应于图9A、以及图13E对应于图12A。
图14A和14B示出了根据本公开的实施例的解释如何通过使用定向刻蚀来制造具有小于光刻操作的分辨率限制的间距的沟槽(空间)图案的示意性平面图。在下面的实施例中可以采用与关于图1A-12B所解释的相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
在图14A中，三个孔图案RP1、RP2和RP3类似于在目标层上或目标层中形成的图7A的孔图案16。孔图案RP1和RP2沿Y方向以间距P布置。在图14A中，线La通过孔图案RP1的中心并且平行于X方向，并且线Lb通过孔图案RP1和RP2的中心并且平行于Y方向。线Lc通过孔图案RP1和RP3的中心并与线La形成角度θ(0°<θ<90°)。线Ld通过孔图案RP2的中心并且平行于X方向，并且线Le通过孔图案RP3的中心并且平行于X方向。如图14A所示，线La和Ld之间的距离等于间距P，并且线La和线Le之间的距离是P·sinθ。
在沿±X方向的定向刻蚀操作之后，孔图案RP1、RP2和RP3被修改为沟槽图案TP1、TP2和TP3，如图14B所示。如图14B所示，沟槽TP1和TP3之间的间距是P·sinθ，其小于间距P。如果间距P等于利用单次曝光的光刻操作的分辨率限制，则本实施例可以提供具有小于利用单次曝光的光刻操作的分辨率限制的间距的沟槽图案。换句话说，光刻操作的单次曝光和定向刻蚀操作的组合可以形成具有小于光刻操作的分辨率限制的间距的沟槽图案。
图15A-18B示出了根据本公开实施例的制造半导体器件的沟槽图案的各个阶段。应理解，可以在图15A-18B中所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在下面的实施例中可以采用与关于图1A-14B所解释的相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
图15A示出了一个金属布线层以及布置在金属布线层下方或上方的一个通孔层的图案布局，图15B仅示出了金属布线层的图案层。如图15A和15B所示，在一些实施例中，布线图案沿X方向延伸。在一些实施例中，在金属布线层正下方或正上方的金属布线层中的布线图案在Y方向上延伸。通孔将金属布线层的布线图案连接到其他金属布线层中的布线图案。在一些实施例中，通过使用镶嵌技术来形成金属布线层的导电图案。在镶嵌技术中，在电介质层中形成沟槽，并且沟槽填充有导电材料。
如图15B所示，布线图案被布置在沿X方向延伸的虚线VL(设计栅格)上。然后，如图16A所示，生成参考图案RP以在虚线VL上被布置为简单矩阵或Z字形(或交错)矩阵。在某些实施例中，如图16A所示，参考图案RP以Z字形矩阵布置。参考图案的最小间距Pm等于或接近用于在实际衬底上方制作参考图案的光刻操作的分辨率限制。
图16B示出了其中同时示出图15B中所示的布线图案和图16A中所示的参考图案的图案布局。如图16B所示，一些参考图案与布线图案重叠。设计规则限制参考图案和/或布线图案以使得布线图案被布置为与至少一个参考图案重叠，并且布线图案的边缘与相邻的重叠参考图案之间的边缘距离EG对于所有图案是相同的。
然后，通过图15B的布局图案和图15A的布局图案的逻辑运算来提取重叠参考图案，如图17所示。基于如图17所示的布局图案，生成光掩模数据或电子束曝光数据。然后，通过使用光掩模数据来形成光掩模。
图18A示出了在通过使用一个或多个光刻和刻蚀操作在电介质层中形成孔图案之后的平面图。然后，执行沿X方向的一个或多个定向刻蚀操作以将孔图案延伸成沟槽图案，如图18B所示。通过将一个方向(+X或-X)上的刻蚀量调整为与图16B中所示的边缘距离EG基本相同，可以获得与图16B中所示的布线图案(布局)相对应的沟槽图案。
如上所述，参考图案的最小间距Pm被定义为倾斜距离，如图16B所示，并且沟槽图案的间距可以小于光刻操作的分辨率限制。
图19示出了布局上的布线图案WP和参考图案RP之间的关系。在图19中，参考图案RP的最小间距被设置为P1，其由光学光刻的分辨率限制和刻蚀电介质层的刻蚀操作来确定。考虑到工艺裕量(例如，约0.5nm至约2nm)，布线图案WP的间距P2可以被设置为P1·sinθ或稍微更大。如果设置了布线图案的期望间距P2，则调整θ以维持参考图案RP的图案化。
在一些实施例中，两个相邻参考图案之间的间距P3被设置为2·P1·cosθ或稍微更大(约1nm至约5nm)。在一些实施例中，边缘距离EG为0.5·P3(即P1·cosθ)或更大1nm至约5nm的量。在某些实施例中，边缘距离EG小于两个相邻参考图案之间的距离。
图20A-20D示出了根据本公开实施例的制造用于半导体器件的金属布线的各个阶段。应理解，可以在图20A-20D中所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在下面的实施例中可以采用与关于图1A-19所解释的相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
如图20A所示，导电插塞(例如，通孔)40被嵌入在较下导电层6上方形成的电介质层11中。在一些实施例中，较下导电层6是半导体衬底，而在其他实施例中，较下导电层是金属布线。在一些实施例中，导电插塞40和金属布线包括选自由W、Cu、Ti、Ag、Al、TiAl、TiN、TaN、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr组成的组的金属材料。在一些实施例中，如图20A所示，导电插塞连接到较下导电层6。电介质层11包括一层或多层氧化硅、氮化硅、SiON、SiOC、SiOCN、SiCN、铝基电介质材料、低k材料、有机材料、或用于半导体器件制造的任何其他电介质材料。
如图20A所示，通过使用一个或多个光刻操作在电介质层11的表面处形成一个或多个开口图案42。然后，如图20B所示，通过使用一个或多个定向刻蚀操作，开口图案42沿X方向扩展。在一些实施例中，如图20C所示，两个或更多个相邻的扩展开口被合并以形成沟槽45，导电插塞40的上表面暴露在沟槽45中。然后，如图20D所示，在一些实施例中，沟槽填充有选自由W、Cu、Ti、Ag、Al、TiAl、TiN、TYaN、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的组的金属材料。
图21A-21F示出了根据本公开实施例的制造用于半导体器件的金属绞线的各个阶段。应理解，可以在图21A-21F中所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在下面的实施例中可以采用与关于图1A-20D所解释的相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
在该实施例中，使用硬掩模来刻蚀电介质层。如图21A所示，在电介质层11上方形成硬掩模层60。导电插塞40被布置在较下导电层6上并嵌入电介质层11中，类似于图20A。硬掩模层60由与电介质层11不同的材料制成并包括一层或多层氧化硅、氮化硅、SiON、SiOC、SiOCN、SiCN、铝基电介质材料、金属材料(例如，TiN、Ti、或TaN)、或用于半导体器件制造的任何其他电介质材料。可以通过物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)来形成第一硬掩模层60，但可以使用任何可接受的工艺。
如图21B所示，通过使用一个或多个光刻操作在硬掩模层60中形成一个或多个开口图案62。然后，如图21C所示，通过使用一个或多个定向刻蚀操作，开口图案62沿X方向扩展。在一些实施例中，如图21D所示，两个或更多个相邻的扩展开口被合并以形成沟槽65。然后，通过使用硬掩模层60作为刻蚀掩模来刻蚀电介质层11，使得导电插塞40的上表面暴露在沟槽67，如图21E所示。然后，如图21F所示，沟槽67填充有金属材料，类似于图20D，并且移除硬掩模层60。在一些实施例中，不移除硬掩模层60。
图22A-22F示出了根据本公开的实施例的制造用于半导体器件的金属绞线的各个阶段。应理解，可以在图22A-22F中所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在下面的实施例中可以采用与关于图1A-21F所解释的相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
在该实施例中，使用两个硬掩模层来刻蚀电介质层。如图22A所示，在电介质层11上方形成第一硬掩模层60，并在第一硬掩模层60上方形成第二硬掩模层70。导电插塞40被布置在较下导电层6上并嵌入电介质中层11，类似于图20A和10A。第一和/或第二硬掩模层60、70由与电介质层11不同的材料制成，并包括一层或多层氧化硅、氮化硅、SiON、SiOC、SiOCN、SiCN、铝基电介质材料、金属材料(例如，TiN、Ti或TaN)、或用于半导体器件制造的任何其他电介质材料。第一和第二硬掩模层60、70由彼此不同的材料制成。第一和/或第二硬掩模层60、70可以通过PVD、CVD或ALD来形成，但可以使用任何可接受的工艺。在一些实施例中，第二硬掩模层70是光刻操作中用于三层抗蚀剂系统的底层，并且由有机材料制成。
如图22B所示，通过使用一个或多个光刻操作在第一和第二硬掩模层中形成一个或多个开口图案72。然后，如图22C所示，通过使用一个或多个定向刻蚀操作，开口图案72沿X方向扩展。在一些实施例中，如图22D所示，两个或更多个相邻的扩展开口被合并以形成沟槽75。然后，通过使用第一和/或第二硬掩模层作为刻蚀掩模来刻蚀电介质层11，使得导电插塞40的上表面暴露在沟槽77中，如图22E所示。然后，如图22F所示，沟槽77填充有金属材料，类似于图22D，并且移除第一和第二硬掩模层。在一些实施例中，未移除硬掩模层。
图23A和23B示出了根据本公开的实施例的使用两个硬掩模层和定向刻蚀操作的有利效果。在下面的实施例中可以采用与关于图1A-22F所解释的相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
如图23A所示，掩模图案80包括在电介质层19上方形成的第一硬掩模层61，以及在第一硬掩模层61上方形成的第二硬掩模层71。在一些实施例中，第二硬掩模层71是光刻操作中用于三层抗蚀剂系统的底层，并且由有机材料制成。第一硬掩模层由从原硅酸四乙酯(TEOS)或氮化硅形成的氧化硅制成。
如图23A所示，施加相对于法线方向具有倾斜角θ(等离子体入射角)的等离子体流。通过调整第一硬掩模层61和第二硬掩模层71之间的角度θ和/或刻蚀选择性，可以修改掩模图案80的图案轮廓(垂直轮廓)，如图23B所示。
在一些实施例中，由于光刻和/或刻蚀条件，掩模图案80的图案轮廓具有锥形形状。在一些实施例中，等离子体入射角θ被设置为约5度至约15度以从掩模图案80移除锥形。当等离子体入射角θ小于5度时，第一掩模的侧面的刻蚀量层61将很小，并且当等离子体入射角θ大于30度时，掩模图案80的图案轮廓将是T形。
图24A-30B示出了根据本公开实施例的制造用于半导体器件的沟槽图案的各个阶段。应理解，可以在图24A-30B中所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在图24A-30B中，“A”图是平面图(从上面看)并且“B”图是对应于图24A、25A和26A中的线L4-L4或图27A、28A、29A和30A中的线L5-L5的横截面图。在下面的实施例中可以采用与关于图1A-23B所解释的相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
如图24A和24B所示，在较下层110上方形成第一硬掩模层115。在一些实施例中，较下层110是电介质层，并且在其他实施例中，是包括金属层、多晶硅层或半导体衬底的导电层。此外，在第一硬掩模层上布置双层或三层抗蚀剂，并在抗蚀剂层中形成第一开口122。在一些实施例中，抗蚀剂层是包括底层120和光致抗蚀剂层125的双层抗蚀剂系统。在一些实施例中，第一硬掩模层115包括一层或多层氧化硅、氮化硅、SiON、SiOC、SiOCN、SiCN、铝基电介质材料、金属材料(例如，TiN、Ti或TaN)、或用于半导体器件制造中的任何其他电介质材料。可以通过PVD、CVD或ALD形成第一硬掩模层115，但可以使用任何可接受的工艺。在一些实施例中，底层120包括有机材料或低k材料。
在形成第一开口122之后，使用一个或多个刻蚀操作在第一硬掩模层115中形成第二开口124，如图25A和25B所示。然后，移除抗蚀剂层120和125。
接下来，如图26A和26B所示，通过使用一个或多个膜沉积和平坦化操作(例如，化学机械抛光(CMP))在第二开口124中形成第二硬掩模层130。第二硬掩模层130由与第一硬掩模层115不同的材料制成，并且包括一层或多层氧化硅、氮化硅、SiON、SiOC、SiOCN、SiCN、铝基电介质材料、金属材料(例如，TiN、Ti或TaN)、或用于半导体器件制造的任何其他电介质材料。可以通过PVD、CVD或ALD形成第二硬掩模层130，但可以使用任何可接受的工艺。
然后，在第一和第二硬掩模层上方形成另一抗蚀剂层，并然后在抗蚀剂层中形成一个或多个第三开口142，如图27A和27B所示。在一些实施例中，抗蚀剂层可以是双层或三层抗蚀剂系统。在某些实施例中，抗蚀剂层是包括底层135和光致抗蚀剂层140的双层抗蚀剂系统。在一些实施例中，底层135包括有机材料或低k材料。如图28A所示，在一些实施例中，第三开口是孔图案。在其他实施例中，第三开口是短沟槽图案。
接下来，如图28A和28B所示，通过使用抗蚀剂层135和140来图案化第一硬掩模层115以形成第四开口144，并移除光致抗蚀剂层140。
随后，在X方向上执行一个或多个定向刻蚀操作，从而形成长沟槽150，如29A和29B所示。在定向刻蚀中，由于第一掩模层115的刻蚀速率被选择为快于第二硬掩模层130的刻蚀速率，因此朝向-X方向的定向刻蚀操作在第二硬掩模层130处停止。
在移除底层140之后，在第一硬掩模层中形成沟槽150，如图30A和30B所示。通过使用第二硬掩模层130，可以控制沟槽的端部位置。在一些实施例中，随后移除第二硬掩模层130。
图31A-31C和图32A-32C示出了使用第二硬掩模层来控制沟槽的端部位置的其他实施例的平面图。应理解，可以在31A-31C和图32A-32C中所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在下面的实施例中可以采用与关于图1A-30B所解释的相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。
如图31A所示，第二硬掩模图案130是具有同一线宽度和同一空间宽度的线-和-空间图案，并且嵌入在第一硬掩模层115中，类似于图26A和26B。然后，如图31B所示，形成一个或多个开口144，类似于图28A和28B。此外，开口144通过一个或多个定向刻蚀操作在X方向上扩展以形成长沟槽150，并移除底层135，如图31C所示。由于使用第二硬掩模层130，沟槽150在Y方向上的宽度受到第二硬掩模层130之间的空间的限制。
类似地，如图32A所示，第二硬掩模图案130是具有不同线宽度和/或不同空间宽度的线-和-空间图案，并且嵌入在第一硬掩模层115中，类似于图26A和26B。然后，如图32B所示，形成一个或多个开口144，类似于图28A和28B。在一些实施例中，开口144包括一个或多个孔图案和/或沿Y方向延伸的一个或多个空间图案，如图32B所示。一个或多个空间被布置在两个或更多个第二硬掩模图案130上方。此外，开口144通过一个或多个定向刻蚀操作在X方向上扩展以形成长沟槽150，并移除底层135，如图32C所示。由于使用第二硬掩模层130，沟槽150在Y方向上的宽度受到第二硬掩模层130之间的空间的限制。此外，即使空间144被布置在两个或更多个第二硬掩模图案130上方，第二掩模图案130在定向刻蚀中未被刻蚀，并且可以获得由第二掩模图案130限制的沟槽图案。如图32C所示，一些沟槽的端部在Y方向上是直的，并且一些沟槽的端部是半圆形或弯曲的。
图33A-35B和图36A-37B示出了根据本公开的实施例的定向沉积操作的各种视图。应理解，可以在图33A-35B和图36A-37B中所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在下面的实施例中可以采用与关于图1A-32C所解释的相同或类似的材料、配置、尺寸、结构、条件和操作，并且可以省略一些解释。在图33A-35B中，“A”图是平面图(从上面看)并且“B”图是对应于图33A、34A和35A中的线L6-L6或图36A和37A中的线L7-L7的横截面图。
如图33A和33B所示，在较下层210上方的第一层215中形成沟槽或开口250。在一些实施例中，较下层210是电介质层，并且其他实施例中，是包括金属层、多晶硅层或半导体衬底的导电层。第一层215包括一层或多层氧化硅、氮化硅、SiON、SiOC、SiOCN、SiCN、铝基电介质材料、金属材料(例如，TiN、Ti或TaN)、或用于半导体器件制造的任何其他电介质材料。可以通过PVD、CVD或ALD形成第一层215，但可以使用任何可接受的工艺。在一些实施例中，第一层215是类似于第一硬掩模层115的硬掩模层。
然后，通过一个或多个定向沉积操作减小开口250的尺寸。类似于定向刻蚀操作，通过调整各种沉积参数以生成在大致水平方向上行进或以大于约70度的较大入射角(其中，90度的角度是水平的)入射到衬底上的沉积物质(自由基、分子、原子等)。待调整的沉积参数包括但不限于沉积气体组成、沉积温度、沉积时间、沉积压力、射频(RF)偏置电压、RF偏置功率、气体流速、晶片倾斜、其他适当的参数、或其组合。
如图34A和34B所示，在±X方向上执行定向沉积操作。在X方向上在开口250的端部处的沉积材料220的量大于在Y方向上在开口250的端部处的沉积材料220的量。在一些实施例中，在X方向上在开口250的端部处的沉积材料220的量是在Y方向上在开口250的端部处的沉积材料220的量的两倍或更多、五倍或更多、或十倍或更多(高达100倍)。
图35A和35B示出了±Y方向上的定向沉积操作的情况。在Y方向上在开口250的端部处的沉积材料220的量大于在X方向上在开口250的端部处的沉积材料220的量。在一些实施例中，在Y方向上在开口250的端部处的沉积材料220的量是在X方向上在开口250的端部处的沉积材料220的量的两倍或更多、五倍或更多、或十倍或更多(高达100倍)。
通过定向沉积操作或定向沉积和刻蚀操作的组合，可以在X和/或Y方向中的任一个或两个方向上精确地调整开口的尺寸。例如，可以修改开口的拐角形状以具有较小拐角圆角，并且可以减小开口(沟槽)的宽度而基本上不减小沟槽的长度。
在图36A至37B中，定向沉积操作用于修复图案缺陷。如图36A和36B所示，在一些实施例中，两个开口250由于过刻蚀而合并。通过在X方向上施加一个或多个定向刻蚀，桥接部分被沉积材料220分开，如图37A和37B所示。
如上所述，通过使用一个或多个定向图案化操作，可以获得具有比利用单次曝光的光刻操作的分辨率限制更小的尺寸的图案。
将理解，并非所有优点都在本文中进行讨论、并非所有实施例或示例都需要特定优点、以及其他实施例或示例可以提供不同的优点。
根据本公开的一个方面，在一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法中，在下层中形成第一开口，并且第一开口通过一个或多个定向刻蚀操作沿第一轴延伸以形成凹槽图案。在一个或多个前述和后述实施例中，在延伸第一开口时，沿第一轴在一个方向上的延伸量等于沿第一轴在与该一个方向相反的另一方向上的延伸量。在一个或多个前述和后述实施例中，在定向刻蚀中，下层沿第一轴的刻蚀速率大于下层沿垂直于第一轴的第二轴的刻蚀速率。在一个或多个前述和后述实施例中，下层沿第一轴的刻蚀速率是下层沿垂直于第一轴的第二轴的刻蚀速率的两倍或更多。在一个或多个前述和后述实施例中，下层沿第一轴的刻蚀速率是下层沿垂直于第一轴的第二轴的刻蚀速率的五倍或更多。在一个或多个前述和后述实施例中，下层沿第一轴的刻蚀速率是下层沿垂直于第一轴的第二轴的刻蚀速率的十倍或更多。在一个或多个前述和后述实施例中，第一开口具有在平面图中沿第一方向延伸的圆角矩形形状。在一个或多个前述和后述实施例中，第一开口在平面图中具有孔形状。在一个或多个前述和后述实施例中，下层由电介质材料制成。
根据本公开的另一方面，在一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法中，在下层中形成第一开口和第二开口。第一开口和第二开口通过一个或多个定向刻蚀操作沿第一轴延伸，使得延伸的第一开口和延伸的第二开口被连接以形成凹槽图案。在一个或多个前述和后述实施例中，在延伸第一开口时，沿第一轴在一个方向上的延伸量等于沿第一轴在与该一个方向相反的另一方向上的延伸量。在一个或多个前述和后述实施例中，在定向刻蚀中，下层沿第一轴的刻蚀速率大于下层沿垂直于第一轴的第二轴的刻蚀速率。在一个或多个前述和后述实施例中，下层沿第一轴的刻蚀速率是下层沿垂直于第一轴的第二轴的刻蚀速率的两倍或更多。在一个或多个前述和后述实施例中，下层沿第一轴的刻蚀速率是下层沿垂直于第一轴的第二轴的刻蚀速率的五倍到二十倍。在一个或多个前述和后述实施例中，第一和第二开口具有在平面图中沿第一方向延伸的圆角矩形形状。在一个或多个前述和后述实施例中，第一和第二开口在平面图中具有圆形形状。在一个或多个前述和后述实施例中，下层由电介质材料制成。
根据本公开的另一方面，在一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法中，通过光刻操作形成具有第一开口图案和第二开口图案的抗蚀剂图案。通过分别通过第一开口图案和第二开口图案刻蚀下层来在下层中形成第一开口和第二开口。第一开口和第二开口通过一个或多个定向刻蚀操作沿第一轴延伸，以形成从第一开口扩展的第一凹槽图案和从第二开口扩展的第二凹槽图案。沿垂直于第一轴的第二轴的第一凹槽和第二凹槽之间的最小空间或间距小于第一开口图案和第二开口图案之间的最小空间或间距。在一个或多个前述和后述实施例中，在延伸第一开口时，沿第一轴在一个方向上的延伸量等于沿第一轴在与该一个方向相反的另一方向上的延伸量。在一个或多个前述和后述实施例中，下层沿第一轴的刻蚀速率是下层沿垂直于第一轴的第二轴的刻蚀速率的2倍至20倍。在一个或多个前述和后述实施例中，第一和第二开口在平面图中具有圆形形状。
根据本公开的另一方面，在一种形成在半导体衬底上方的电介质层中沿第一轴延伸的布线图案的方法中，在下层中形成第一开口。第一开口通过定向刻蚀沿第一轴延伸以形成凹槽图案。凹槽图案被填充有导电材料以形成布线图案。
根据本公开的另一方面，在制造半导体器件的方法中，针对金属布线图案准备第一布局数据。针对以矩阵或棋盘方式布置的参考图案准备第二布局数据。通过进行第一布局数据和第二布局数据之间的逻辑运算来获得与核心图案中的金属布线图案重叠的公共参考图案。根据公共参考图案的布局数据制造光掩模。通过使用光掩模的光刻操作在下层上方形成具有多个参考开口图案的抗蚀剂图案。通过多个参考开口图案刻蚀下层来形成多个开口图案。该多个开口图案通过定向刻蚀沿第一轴延伸以形成多个凹槽图案。
根据本公开的另一方面，在一种形成在半导体衬底上方的下层中沿第一轴延伸的开口图案的方法中，在下层中形成第一开口。通过定向图案形成工艺沿第一轴以及在与半导体衬底的表面平行的平面内与第一轴交叉的第二轴修改第一开口的尺寸，以形成开口图案。在实施例中，通过定向图案形成工艺减小沿第一轴的第一开口的尺寸。
前述内容概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文中进行各种改变、替换和变更。
示例1是一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法，所述方法包括：在所述下层中形成第一开口；以及通过一个或多个定向刻蚀操作沿所述第一轴延伸所述第一开口以形成所述凹槽图案。
示例2是示例1所述的方法，其中，在延伸所述第一开口时，沿所述第一轴在一个方向上的延伸量等于沿所述第一轴在与所述一个方向相反的另一方向上的延伸量。
示例3是示例1所述的方法，其中，在所述定向刻蚀中，所述下层沿所述第一轴的刻蚀速率大于所述下层沿垂直于所述第一轴的第二轴的刻蚀速率。
示例4是示例3所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的所述第二轴的刻蚀速率的两倍或更多。
示例5是示例3所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的所述第二轴的刻蚀速率的五倍或更多。
示例6是示例1所述的方法，其中，所述第一开口在平面图中具有沿第一方向延伸的圆角矩形形状。
示例7是示例1所述的方法，其中，所述第一开口在平面图中具有圆形形状。
示例8是示例1所述的方法，其中，所述下层由电介质材料制成。
示例9是一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法，所述方法包括：在所述下层中形成第一开口和第二开口；以及通过一个或多个定向刻蚀操作沿所述第一轴延伸所述第一开口和所述第二开口，使得延伸的第一开口和延伸的第二开口被连接以形成所述凹槽图案。
示例10是示例9所述的方法，其中，在延伸所述第一开口时，沿所述第一轴在一个方向上的延伸量等于沿所述第一轴在与所述一个方向相反的另一方向上的延伸量。
示例11是示例9所述的方法，其中，在所述定向刻蚀中，所述下层沿所述第一轴的刻蚀速率大于所述下层沿垂直于所述第一轴的第二轴的刻蚀速率。
示例12是示例11所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的所述第二轴的刻蚀速率的两倍或更多。
示例13是示例11所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的所述第二轴的刻蚀速率的五倍到二十倍。
示例14是示例9所述的方法，其中，所述第一开口和所述第二开口在平面图中具有沿第一方向延伸的圆角矩形形状。
示例15是示例9所述的方法，其中，所述第一开口和所述第二开口在平面图中具有圆形形状。
示例16是示例9所述的方法，其中，所述下层由电介质材料制成。
示例17是一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法，所述方法包括：通过光刻操作形成具有第一开口图案和第二开口图案的抗蚀剂图案；通过分别通过所述第一开口图案和所述第二开口图案刻蚀所述下层来在所述下层中形成第一开口和第二开口；以及通过一个或多个定向刻蚀操作沿所述第一轴延伸所述第一开口和所述第二开口，以形成从所述第一开口扩展的第一凹槽图案和从所述第二开口扩展的第二凹槽图案，其中，沿垂直于所述第一轴的第二轴的第一凹槽和第二凹槽之间的最小空间或间距小于所述第一开口图案和所述第二开口图案之间的最小空间或间距。
示例18是示例17所述的方法，其中，在延伸所述第一开口时，沿所述第一轴在一个方向上的延伸量等于沿所述第一轴在与所述一个方向相反的另一方向上的延伸量。
示例19是示例17所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的第二轴的刻蚀速率的2倍至20倍。
示例20是示例17所述的方法，其中，所述第一开口和所述第二开口中的每个开口在平面图中具有圆形形状。

Claims (18)

1.一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法，所述第一轴是水平的并且与所述半导体衬底的表面平行，所述方法包括：
在所述下层之上的硬掩膜层中形成掩膜图案；
利用所述掩膜图案在所述下层中形成第一开口；
移除所述硬掩膜层；以及
利用等离子体通过水平各向异性的一个或多个定向刻蚀操作沿所述第一轴延伸所述第一开口以形成所述凹槽图案，
在所述定向刻蚀中，所述下层沿所述第一轴的刻蚀速率大于所述下层沿垂直于所述第一轴的第二轴的刻蚀速率，所述第二轴是水平的并且与所述半导体衬底的表面平行，
其中，所述下层由电介质材料或导电材料制成，并且与所述硬掩膜层的材料不同。
2.根据权利要求1所述的方法，其中，在延伸所述第一开口时，沿所述第一轴在一个方向上的延伸量等于沿所述第一轴在与所述一个方向相反的另一方向上的延伸量。
3.根据权利要求1所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的所述第二轴的刻蚀速率的十倍或更多。
4.根据权利要求1所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的所述第二轴的刻蚀速率的两倍或更多。
5.根据权利要求1所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的所述第二轴的刻蚀速率的五倍或更多。
6.根据权利要求1所述的方法，其中，所述第一开口在平面图中具有沿第一方向延伸的圆角矩形形状。
7.根据权利要求1所述的方法，其中，所述第一开口在平面图中具有圆形形状。
8.一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法，所述第一轴是水平的并且与所述半导体衬底的表面平行，所述方法包括：
在所述下层之上的硬掩膜层中形成掩膜图案；
利用所述掩膜图案在所述下层中形成第一开口和第二开口；
移除所述硬掩膜层；以及
利用等离子体通过水平各向异性的一个或多个定向刻蚀操作沿所述第一轴延伸所述第一开口和所述第二开口，使得延伸的第一开口和延伸的第二开口被连接以形成所述凹槽图案，
其中，在所述定向刻蚀中，所述下层沿所述第一轴的刻蚀速率大于所述下层沿垂直于所述第一轴的第二轴的刻蚀速率，所述第二轴是水平的并且与所述半导体衬底的表面平行，
其中，所述下层由电介质材料或导电材料制成，并且与所述硬掩膜层的材料不同。
9.根据权利要求8所述的方法，其中，在延伸所述第一开口时，沿所述第一轴在一个方向上的延伸量等于沿所述第一轴在与所述一个方向相反的另一方向上的延伸量。
10.根据权利要求8所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的所述第二轴的刻蚀速率的十倍或更多。
11.根据权利要求8所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的所述第二轴的刻蚀速率的两倍或更多。
12.根据权利要求8所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的所述第二轴的刻蚀速率的五倍到二十倍。
13.根据权利要求8所述的方法，其中，所述第一开口和所述第二开口在平面图中具有沿第一方向延伸的圆角矩形形状。
14.根据权利要求8所述的方法，其中，所述第一开口和所述第二开口在平面图中具有圆形形状。
15.一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法，所述第一轴是水平的并且与所述半导体衬底的表面平行，所述方法包括：
通过对所述下层之上的硬掩膜层进行光刻操作形成具有第一开口图案和第二开口图案的掩膜图案；
通过分别通过所述第一开口图案和所述第二开口图案刻蚀所述下层来在所述下层中形成第一开口和第二开口；
移除所述硬掩膜层；以及
利用等离子体通过水平各向异性的一个或多个定向刻蚀操作沿所述第一轴延伸所述第一开口和所述第二开口，以形成从所述第一开口扩展的第一凹槽图案和从所述第二开口扩展的第二凹槽图案，
其中，沿垂直于所述第一轴的第二轴在所述第一凹槽图案和所述第二凹槽图案之间的最小空间或间距小于所述第一开口图案和所述第二开口图案之间的最小空间或间距，
其中，在所述定向刻蚀中，所述下层沿所述第一轴的刻蚀速率大于所述下层沿垂直于所述第二轴的刻蚀速率，所述第二轴是水平的并且与所述半导体衬底的表面平行，
其中，所述下层由电介质材料或导电材料制成，并且与所述硬掩膜层的材料不同。
16.根据权利要求15所述的方法，其中，在延伸所述第一开口时，沿所述第一轴在一个方向上的延伸量等于沿所述第一轴在与所述一个方向相反的另一方向上的延伸量。
17.根据权利要求15所述的方法，其中，所述下层沿所述第一轴的刻蚀速率是所述下层沿垂直于所述第一轴的所述第二轴的刻蚀速率的两倍至二十倍。
18.根据权利要求15所述的方法，其中，所述第一开口和所述第二开口中的每个开口在平面图中具有圆形形状。
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