DE102019101682A1 - Verfahren zur herstellung von halbleiter-bauelementen - Google Patents

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    • H01L21/68764Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a movable susceptor, stage or support, others than those only rotating on their own vertical axis, e.g. susceptors on a rotating caroussel
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Abstract

Bei einem Verfahren zum Erzeugen einer Grabenstruktur, die entlang einer ersten Achse in einer darunter befindlichen Schicht über einem Halbleitersubstrat verläuft, wird eine erste Öffnung in der darunter befindlichen Schicht erzeugt, und die erste Öffnung wird entlang der ersten Achse durch gerichtetes Ätzen verlängert, um die Grabenstruktur zu erzeugen.

Description

  • Verwandte Anmeldungen
  • Die vorliegende Anmeldung beansprucht die Priorität der am 27. Juni 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/690.817, die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Bei Halbleiter-Technologieknoten von 7 nm oder kleiner erfordert eine Linienrasterstrukturierung (line and space patterning; L/S patterning) eine Linienauflösung bei der optischen Lithografie von weniger als etwa 32 nm. Im Allgemeinen beträgt selbst bei Verwendung der EUV-Lithografie (EUV: extremes Ultraviolett) die Auflösungsbegrenzung durch die EUV-Einzelbelichtungsstrukturierung (single-exposure patterning technology; SPT) etwa 28 nm bis etwa 34 nm. Um Strukturen mit kleineren Rasterabständen zu erhalten, ist eine Doppelstrukturierungstechnologie (DPT), bei der lithografische Belichtungsprozesse zweimal wiederholt werden, zum Strukturieren eines Linienrasterabstands von weniger als etwa 32 nm erforderlich. Die Kosten für die EUV-Lithografie bei dem DPT-Ansatz wären jedoch für eine Anwendung in der Massenproduktion zu hoch.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1A zeigt eine schematische Darstellung einer Vorrichtung zur gerichteten Strukturierung gemäß einer Ausführungsform der vorliegenden Erfindung, und die 1B, 1C und 1D zeigen schematische Darstellungen der gerichteten Strukturierung, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 2A zeigt eine Draufsicht einer von mehreren Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 2B zeigt eine Schnittansicht, die der Linie L1 - L1 von 2A entspricht.
    • 3A zeigt eine Draufsicht einer der mehreren Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 3B zeigt eine Schnittansicht, die der Linie L1 - L1 von 3A entspricht.
    • 4A zeigt eine Draufsicht einer der mehreren Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 4B zeigt eine Schnittansicht, die der Linie L1 - L1 von 4A entspricht.
    • 5A zeigt eine Draufsicht einer der mehreren Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 5B zeigt eine Schnittansicht, die der Linie L1 - L1 der 2A bis 4A entspricht.
    • 6A zeigt eine Draufsicht einer der mehreren Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 6B zeigt eine Schnittansicht, die der Linie L1 - L1 der 2A bis 4A entspricht.
    • 7A zeigt eine Draufsicht einer der mehreren Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 7B zeigt eine Schnittansicht, die der Linie L2 - L2 von 7A entspricht.
    • 8A zeigt eine Draufsicht einer der mehreren Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 8B zeigt eine Schnittansicht, die der Linie L2 - L2 von 7A entspricht.
    • 9A zeigt eine Draufsicht einer der mehreren Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 9B zeigt eine Schnittansicht, die der Linie L2 - L2 von 7A entspricht.
    • 10A zeigt eine Draufsicht einer der mehreren Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 10B zeigt eine Schnittansicht, die der Linie L3 - L3 von 10A entspricht.
    • 11A zeigt eine Draufsicht einer der mehreren Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 11B zeigt eine Schnittansicht, die der Linie L3 - L3 von 10A entspricht.
    • 12A zeigt eine Draufsicht einer der mehreren Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 12B zeigt eine Schnittansicht, die der Linie L3 - L3 von 10A entspricht.
    • Die 13A und 13B zeigen Draufsichten von Strukturen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 13C, 13D und 13E zeigen Draufsichten von Strukturen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 14A und 14B zeigen schematische Draufsichten verschiedener Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 15A zeigt ein Layout eines Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung, und 15B zeigt ein Layout eines Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 16A zeigt ein Layout von Referenzstrukturen für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung, und 16B zeigt ein Layout von Referenzstrukturen und Schaltkreisstrukturen für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 17 zeigt ein Layout von Referenzstrukturen für eine Fotomaske gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 18A zeigt eine Draufsicht nach einem Strukturierungsprozess gemäß einer Ausführungsform der vorliegenden Erfindung, und 18B zeigt eine Draufsicht eines gerichteten Strukturierungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 19 zeigt eine Beziehung zwischen einem Strukturabstand und Referenzöffnungen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 20A bis 20D zeigen Schnittansichten der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 21A bis 21F zeigen Schnittansichten der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 22A bis 22F zeigen Schnittansichten der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 23A und 23B zeigen Schnittansichten der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 24A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 24B zeigt eine Schnittansicht, die der Linie L4 - L4 von 24A entspricht.
    • 25A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 25B zeigt eine Schnittansicht, die der Linie L4 - L4 von 25A entspricht.
    • 26A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 26B zeigt eine Schnittansicht, die der Linie L4 - L4 von 26A entspricht.
    • 27A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 27B zeigt eine Schnittansicht, die der Linie L5 - L5 von 27A entspricht.
    • 28A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 28B zeigt eine Schnittansicht, die der Linie L5 - L5 von 28A entspricht.
    • 29A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 29B zeigt eine Schnittansicht, die der Linie L5 - L5 von 29A entspricht.
    • 30A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 30B zeigt eine Schnittansicht, die der Linie L5 - L5 von 30A entspricht.
    • Die 31A bis 31C zeigen Draufsichten der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 32A bis 32C zeigen Draufsichten der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 33A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 33B zeigt eine Schnittansicht, die der Linie L6 - L6 von 33A entspricht.
    • 34A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 34B zeigt eine Schnittansicht, die der Linie L6 - L6 von 34A entspricht.
    • 35A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 35B zeigt eine Schnittansicht, die der Linie L6 - L6 von 35A entspricht.
    • 36A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 36B zeigt eine Schnittansicht, die der Linie L7 - L7 von 36A entspricht.
    • 37A zeigt eine Draufsicht einer der verschiedenen Herstellungsstufen gemäß einer Ausführungsform der vorliegenden Erfindung, und 37B zeigt eine Schnittansicht, die der Linie L7 - L7 von 37A entspricht.
  • Detaillierte Beschreibung
  • Es ist klar, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Ausführungsformen oder Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel sind Abmessungen von Elementen nicht auf den angegebenen Bereich von Werten beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein. In den beigefügten Zeichnungen können der Einfachheit halber einige Schichten oder Strukturelemente weggelassen sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „weist auf“ oder „besteht aus“ bedeuten. Außerdem kann es in dem nachstehenden Herstellungsprozess ein oder mehrere weitere Schritte zwischen den beschriebenen Schritten geben, und die Reihenfolge der Schritte kann geändert werden. In der vorliegenden Erfindung bedeutet die Wendung „mindestens ein Element aus der Gruppe A, B und C“ entweder ein Element von A, B, C, A + B, A + C, B + C oder A + B + C, und sie bedeutet nicht ein Element von A, ein Element von B und ein Element von C, wenn nicht anders angegeben.
  • Offenbarte Ausführungsformen betreffen ein Halbleiter-Bauelement, insbesondere einen komplementären Metall-Oxid-Halbleiter-Feldeffekttransistor (CMOS-FET), zum Beispiel einen Finnen-Feldeffekttransistor (FinFET), und dessen Herstellungsverfahren. Die Ausführungsformen, wie etwa die, die hier offenbart werden, können im Allgemeinen nicht nur für FinFETs, sondern auch für planare FETs, Doppel-Gate-FETs, Surround-Gate-FETs, Omega-Gate-FETs oder Gate-all-around(GAA)-FETs und/oder Nanodraht-FETs oder für jedes andere geeignete Bauelement verwendet werden, das eine dreidimensionale Kanalstruktur hat.
  • In der vorliegenden Erfindung wird ein Verfahren zur gerichteten Strukturierung unter Verwendung der Technologie der Strukturierung durch Einzelbelichtung (SPT) zum Erzielen eines Strukturabstands erläutert, der kleiner als die lithografische Auflösungsgrenze, z. B. kleiner als etwa 32 nm, ist.
  • Das Gerichtete-Strukturierung-Verfahren umfasst ein Gerichtete-Ätzung-Verfahren und ein Gerichtete-Abscheidung-Verfahren. Die gerichtete Ätzung kann als eine anisotrope oder selektive horizontale oder Oberflächenätzung charakterisiert werden, bei der eine Target-Schicht oder -Struktur im Wesentlichen in nur einer Richtung (z. B. der x-Richtung) in einer Ebene (xy-Ebene) parallel zu dem Substrat geätzt wird, wobei die Ätzung weitgehend in keiner anderen Richtung (z. B. y-Richtung) erfolgt.
  • Eine gerichtete Ätzung kann durch Einstellen verschiedener Ätzparameter durchgeführt werden, um Ätzspezies (freie Radikale) zu erzeugen, die sich im Wesentlichen in einer horizontalen Richtung bewegen oder auf das Substrat mit einem großen Einfallswinkel von mehr als etwa 10 bis 30° auftreffen (wobei der Winkel von 90° horizontal ist). Die einzustellenden Ätzparameter sind unter anderem Zusammensetzung des Ätzmittels (oder Ätzgases), Ätztemperatur, Ätzdauer, Ätzdruck, Hochfrequenz(HF)-Vorspannung, HF-Vorspannungsleistung, Ätzmitteldurchsatz, Waferneigung, andere geeignete Ätzparameter oder Kombinationen davon.
  • 1A zeigt eine schematische Darstellung einer Vorrichtung zur gerichteten Strukturierung, und die 1B, 1C und 1D zeigen schematische Darstellungen der gerichteten Strukturierung, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Wie in 1A gezeigt ist, weist die Gerichtete-Strukturierung-Vorrichtung, zum Beispiel eine Gerichtete-Strukturierung-Vorrichtung 1000, eine Hauptkammer 1010, in der ein Wafertisch 1030 für einen zu bearbeitenden Wafer angeordnet ist, und eine Plasma-Erzeugungskammer 1020 zum Erzeugen von Plasma auf. Bei einigen Ausführungsformen ist das Plasma ein durch HF (Hochfrequenz) erzeugtes Plasma, das unter Verwendung einer Stromquelle mit einer hohen Frequenz von 13,56 MHz und/oder 2,45 GHz erzeugt wird. Es können auch andere Frequenzbereiche verwendet werden. Zwischen der Hauptkammer 1010 und der Plasmakammer 1020 ist eine Trennplatte 1026 angeordnet. Die Trennplatte 1026 weist einen Schlitz 1022 auf, aus dem Plasmastrahlen 1100 in die Hauptkammer eingeleitet werden. Bei einigen Ausführungsformen ist ein verstellbarer Meniskus 1024 über dem Schlitz 1022 auf der Seite der Plasmakammer vorgesehen. Ein oder mehrere Vakuumsysteme 1040, die zum Beispiel eine Turbomolekularpumpe umfassen, sind mit der Hauptkammer und der Plasmakammer (nicht dargestellt) verbunden, um reduzierte Druckzustände in den Kammern aufrechtzuerhalten. Bei einigen Ausführungsformen ist während des Ätzprozesses der Druck in der Hauptkammer niedriger als der Druck in der Plasmakammer. Bei bestimmten Ausführungsformen beträgt der Druck in der Hauptkammer bis zu etwa 1 × 10-5 Torr, und der Druck in der Plasmakammer beträgt bis zu etwa 1 × 10-3 Torr.
  • Bei einigen Ausführungsformen werden die Trennplatte 1026 und der Wafertisch 1030 jeweils mit einer Gleichspannung vorgespannt, um die Plasmastrahlen 1100 zu extrahieren und einzustellen. Außerdem kann der Wafertisch 1030 mit einem Bewegungsmechanismus 1035 bewegt werden, um den Wafer in Bezug zu den Plasmastrahlen 1100 abzutasten.
  • Bei einigen Ausführungsformen werden die HF- und/oder die Gleichstrom-Vorspannung so eingestellt, dass ein elektrisches Feld erzielt wird, das Ätzspezies im Wesentlichen horizontal entlang einer planaren Richtung (z. B. in der x-Richtung) in Bezug zu einer Fläche über dem Substrat fließen lässt, oder dass ein großer Einfallswinkel bereitgestellt wird. Bei einigen Ausführungsformen werden die Ätzspezies so angepasst, dass sie ein Profil von Momenten der energetischen Spezies haben, sodass die Momente der Ätzspezies oder der energetischen Spezies entlang einer Frontlinie nicht die Gleichen sind, d. h., das Moment einer Ätz- oder energetischen Spezies auf einem oberen Pfad ist von dem Moment einer Ätz- oder energetischen Spezies auf einem unteren Pfad verschieden. Bei einigen Ausführungsformen ist das Moment einer Ätz- oder energetischen Spezies auf dem oberen Pfad von dem Moment einer Ätz- oder energetischen Spezies auf einem mittleren Pfad über dem unteren Pfad verschieden, und das Moment der Ätz- oder energetischen Spezies auf dem oberen Pfad ist gleich dem Moment der Ätz- oder energetischen Spezies auf dem unteren Pfad oder ist von diesem verschieden. Kombinationen können durch Einstellen der elektromagnetischen Steuerung zum Anpassen der Energien der Ätz- oder energetischen Spezies entlang der Ätzfront erzielt werden.
  • Bei einigen Ausführungsformen wird, wie in den 1B und 1C gezeigt ist, eine Position des Meniskus 1024 so eingestellt, dass ein Einfallswinkel θi der Plasmastrahlen 1100 geändert wird. Wie in 1D gezeigt ist, kann durch Abtasten des Wafers entlang der x-Richtung eine Grabenstruktur erzeugt werden, ohne den Graben in der y-Richtung erheblich zu verlängern.
  • Bei einigen Ausführungsformen beträgt ein Verhältnis einer Ätzmenge in der x-Richtung zu einer Ätzmenge in der y-Richtung etwa 2 oder mehr, und es beträgt bei anderen Ausführungsformen etwa 5 oder mehr. Bei bestimmten Ausführungsformen beträgt das Verhältnis etwa 10 oder mehr. Idealerweise ist das Verhältnis möglichst hoch, und es kann bei einigen Ausführungsformen bis zu etwa 100 betragen und bei anderen Ausführungsformen bis zu etwa 50 betragen. Außerdem ist eine Ätzmenge entlang der z-Richtung (der vertikalen Richtung) kleiner als die Ätzmenge in der x-Richtung. Bei einigen Ausführungsformen beträgt ein Verhältnis einer Ätzmenge in der x-Richtung zu einer Ätzmenge in der z-Richtung etwa 2 oder mehr, und es beträgt bei anderen Ausführungsformen etwa 5 oder mehr. Bei bestimmten Ausführungsformen beträgt das Verhältnis etwa 10 oder mehr. Idealerweise ist das Verhältnis möglichst hoch, und es kann bei einigen Ausführungsformen bis zu etwa 100 betragen und bei anderen Ausführungsformen bis zu etwa 50 betragen.
  • Die 2A bis 6B zeigen Draufsichten und Schnittansichten verschiedener Herstellungsstufen für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 2A bis 6B gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. In den 2A bis 6B sind Figuren, die mit dem Buchstaben „A“ enden, Draufsichten (von oben betrachtet), und Figuren, die mit dem Buchstaben „B“ enden, sind Schnittansichten, die der Linie L1 - L1 der 1A bis 3A entsprechen.
  • Wie in den 2A und 2B gezeigt ist, wird eine Maskenstruktur 20 über einer Target-Schicht 10 hergestellt. Bei einigen Ausführungsformen wird die Target-Schicht 10 über einem Substrat 5 hergestellt. Bei einigen Ausführungsformen kann das Substrat 5 Folgendes aufweisen: einen geeigneten elementaren Halbleiter, wie etwa Silizium, Diamant oder Germanium; einen geeigneten Legierungs- oder Verbindungshalbleiter, zum Beispiel IV-Verbindungshalbleiter, wie etwa Siliziumgermanium (SiGe), Siliziumcarbid (SiC), Siliziumgermaniumcarbid (SiGeC), GeSn, SiSn, SiGeSn; III-V-Verbindungshalbleiter, wie etwa Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumarsenid (InAs), Indiumphosphid (InP), Indiumantimonid (InSb), Galliumarsenphosphid (GaAsP) oder Galliumindiumphosphid (GaInP); oder dergleichen. Außerdem kann das Substrat 5 eine Epitaxialschicht aufweisen, die zur Verbesserung der Leistung verspannt sein kann, und/oder es kann eine Silizium-auf-Isolator(SOI)-Struktur haben.
  • Die Target-Schicht 10 umfasst eine oder mehrere Schichten aus einem leitfähigen Material und/oder einem dielektrischen Material. Bei einigen Ausführungsformen weist die Target-Schicht 10 ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid, SiON, SiOC, SiOCN, SiCN, ein dielektrisches Material auf Aluminiumbasis, ein Low-k-Material oder ein organisches Material, oder ein anderes dielektrisches Material auf, das bei der Herstellung von Halbleiter-Bauelementen verwendet wird. Bei einer Ausführungsform wird Siliziumoxid verwendet.
  • Die Maskenschicht 20 ist bei einigen Ausführungsformen eine Fotoresistschicht, und sie kann bei anderen Ausführungsformen eine Hartmaskenschicht sein, die aus einem anderen Material als die Target-Schicht 10 besteht.
  • Wie in den 3A und 3B gezeigt ist, wird die Fotoresistschicht 20 anschließend mit einem lithografischen Prozess strukturiert, der eine Resist-Entwicklung umfasst. Wie weiterhin in den 3A und 3B gezeigt ist, werden Öffnungsstrukturen (Zwischenräume oder Gräben) 22 in der Fotoresistschicht 20 erzeugt. Bei einigen Ausführungsformen ist der lithografische Prozess ein Strukturierungsprozess mit Einzelbelichtung, bei der nur eine EUV-Lichtquelle, ein Elektronenstrahl, eine ArF-Laserlichtquelle oder eine KrF-Laserlichtquelle verwendet wird. Wie in 3A gezeigt ist, hat die Öffnung 22 eine Länge X1 (die maximale Länge) entlang der x-Richtung und eine Breite Y1 (die maximale Breite) entlang der y-Richtung. Bei einigen Ausführungsformen ist X1 größer als Y1. Wie in 3A gezeigt ist, sind zwei benachbarte Öffnungen 22 durch einen Abstand S1 getrennt, der gleich der oder größer als die Auflösungsgrenze eines Belichtungsprozesses mit Einzelbelichtung ist.
  • Dann werden eine oder mehrere Ätzprozesse durchgeführt, um einen Oberflächenteil der Target-Schicht 10 zu ätzen, um Gräben 12 zu erzeugen, und anschließend wird die Maskenschicht 20 entfernt, wie in den 4A und 4B gezeigt ist. Die Ätzprozesse umfassen Trockenätzung und/oder Nassätzung. Wie außerdem in den 4A und 4B gezeigt ist, hat der Graben 12 eine Länge X2, eine Breite Y2 und eine Tiefe Z2 entlang der z-Richtung.
  • Wie in den 5A und 5B gezeigt ist, werden dann ein oder mehrere gerichtete Ätzprozesse durchgeführt, um linke Ränder und rechte Ränder (kurze Seiten) der Gräben 12 selektiv zu ätzen. Durch das gerichtete Ätzen in der x-Richtung werden die linken und die rechten Ränder der Gräben 12 um einen Betrag D1 bzw. D2 geätzt. Bei einigen Ausführungsformen werden bei dem gerichteten Ätzen Unterseiten der Gräben 12, lange Seiten der Gräben 12 und/oder die rechten Ränder der Gräben 12 ebenfalls geringfügig geätzt. Bei einigen Ausführungsformen ist D1 gleich D2, und bei anderen Ausführungsformen ist D1 von D2 verschieden.
  • Mit dem einen oder den mehreren gerichteten Ätzprozessen können modifizierte Gräben 14 erhalten werden, die in den 6A und 6B gezeigt sind. Wie in den 6A und 6B gezeigt ist, hat der modifizierte Graben 14 eine Länge X3, eine Breite Y3 und eine Tiefe Z3 entlang der z-Richtung. Die Länge X3 ist gleich X2 + D1 + D2. Eine Differenz Dy zwischen den Breiten Y3 und Y2 ist gleich oder größer als null und kleiner als (Di + D2)/2. Bei einigen Ausführungsformen beträgt (Di + D2)/2 mindestens das Zweifache, mindestens das Fünffache oder mindestens das Zehnfache von Dy. Bei einigen Ausführungsformen ist Z3 größer als Z2 und beträgt höchstens 1/2, höchstens 1/5 oder höchstens 1/10 von (D1 + D2)/2. Nach den gerichteten Ätzprozessen kann ein Zwischenraum S3 zwischen benachbarten Gräben in der x-Richtung kleiner als die Auflösungsgrenze der Einzelbelichtungslithografie sein.
  • Die 7A bis 9B zeigen Draufsichten und Schnittansichten von verschiedenen Herstellungsstufen für ein Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 7A bis 9B gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. In den 7A bis 9B sind Figuren, die mit dem Buchstaben „A“ enden, Draufsichten (von oben betrachtet), und Figuren, die mit dem Buchstaben „B“ enden, sind Schnittansichten, die der Linie L2 - L2 von 7A entsprechen. Materialien, Konfigurationen, Abmessungen, Strukturen, Bedingungen und Schritte, die denen, die unter Bezugnahme auf die 1A bis 6B erläutert worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und einige der Erläuterungen können entfallen.
  • Bei dieser Ausführungsform werden Lochstrukturen 16 in dem Oberflächenteil der Target-Schicht 10 mit Prozessen erzeugt, die denen ähnlich sind, die unter Bezugnahme auf die 2A bis 4B erläutert worden sind. Die Lochstruktur 16 hat einen Durchmesser X4 und eine Tiefe Z4, wie in 7B gezeigt ist. Dann werden ähnlich wie in den 5A und 5B ein oder mehrere gerichtete Ätzprozesse in der x-Richtung durchgeführt, um die Lochstrukturen 16 um einen Betrag D3 und einen Betrag D4 zu vergrößern, sodass Gräben 18 entstehen, wie in den 8A und 8B und den 9A und 9B gezeigt ist. Bei einigen Ausführungsformen ist D3 gleich D4, und bei anderen Ausführungsformen ist D3 von D4 verschieden. Ähnlich wie in den 6A und 6B hat der Graben 18 eine Länge X5, eine Breite Y5 und eine Tiefe Z5, wie in den 9A und 9B gezeigt ist. Die Länge X5 ist gleich X4 + D3 + D4. Die Differenz Dy zwischen den Breiten Y5 und X4 ist gleich oder größer als null und kleiner als (D3 + D4 )/2. Bei einigen Ausführungsformen beträgt (D3 + D4)/2 mindestens das Zweifache, mindestens das Fünffache oder mindestens das Zehnfache von Dy. Bei einigen Ausführungsformen ist Z5 größer als Z4 und beträgt höchstens 1/2, höchstens 1/5 oder höchstens 1/10 von (D3 + D4)/2.
  • Die 10A bis 12B zeigen Draufsichten und Schnittansichten von verschiedenen Herstellungsstufen für ein Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 10A bis 12B gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. In den 10A bis 12B sind Figuren, die mit dem Buchstaben „A“ enden, Draufsichten (von oben betrachtet), und Figuren, die mit dem Buchstaben „B“ enden, sind Schnittansichten, die der Linie L3 - L3 von 10A entsprechen. Materialien, Konfigurationen, Abmessungen, Strukturen, Bedingungen und Schritte, die denen, die unter Bezugnahme auf die 1A bis 9B erläutert worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und einige der Erläuterungen können entfallen.
  • Die 10A und 10B gleichen im Wesentlichen den 7A und 7B (für Lochstrukturen) oder den 4A und 4B (kurze Grabenstrukturen). Nachdem die Loch- bzw. Grabenstrukturen in dem Oberflächenteil der Target-Schicht 10 erzeugt worden sind, wie in den 10A und 10B gezeigt ist, werden ein oder mehrere gerichtete Ätzprozesse in der x-Richtung durchgeführt, wie in den 11A und 11B gezeigt ist. Durch das gerichtete Ätzen werden benachbarte Gräben zu einem einzigen großen Graben 18 verschmolzen, wie in den 12A und 12B gezeigt ist. Bei einigen Ausführungsformen werden drei oder mehr Öffnungsstrukturen (Löcher) zu einem einzigen großen Graben verschmolzen. Bei anderen Ausführungsformen ist die ursprüngliche Struktur ein Zwischenraum oder ein Graben statt eines Lochs.
  • Die 13A und 13B zeigen Draufsichten von Strukturen gemäß einer Ausführungsform der vorliegenden Erfindung. 13A entspricht 4A, und 13B entspricht 6A. In ähnlicher Weise zeigen die 13C, 13D und 13E Draufsichten von Strukturen gemäß Ausführungsformen der vorliegenden Erfindung. 13C entspricht 7A, 13D entspricht 9A, und 13E entspricht 12A.
  • Die 14A und 14B zeigen schematische Draufsichten, die erläutern, wie Graben- oder Zwischenraumstrukturen, die einen Rasterabstand haben, der kleiner als die Auflösungsgrenze eines lithografischen Prozesses ist, durch gerichtetes Ätzen gemäß einer Ausführungsform der vorliegenden Erfindung erzeugt werden können. Materialien, Konfigurationen, Abmessungen, Strukturen, Bedingungen und Schritte, die denen, die unter Bezugnahme auf die 1A bis 12B erläutert worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und einige der Erläuterungen können entfallen
  • In 14A werden drei Lochstrukturen RP1, RP2 und RP3, die den Lochstrukturen 16 von 7A ähnlich sind, auf oder in der Target-Schicht erzeugt. Die Lochstrukturen RP1 und RP2 werden mit einem Rasterabstand P entlang der y-Richtung angeordnet. In 14A verläuft eine Linie La durch den Mittelpunkt der Lochstruktur RP1 und sie ist parallel zu der x-Richtung, und eine Linie Lb verläuft durch die Mittelpunkte der Lochstrukturen RP1 und RP2 und sie ist parallel zu der y-Richtung. Eine Linie Lc verläuft durch die Mittelpunkte der Lochstrukturen RP1 und RP3 und bildet einen Winkel θ (0° < θ < 90°) mit der Linie La. Eine Linie Ld verläuft durch den Mittelpunkt der Lochstruktur RP2 und ist parallel zu der x-Richtung, und eine Linie Le verläuft durch den Mittelpunkt der Lochstruktur RP3 und ist parallel zu der x-Richtung. Wie in 14A gezeigt ist, ist ein Abstand zwischen den Linien La und Ld gleich dem Rasterabstand P, und ein Abstand zwischen der Linie La und der Linie Le ist P · sinθ.
  • Nach den gerichteten Ätzprozessen entlang den ±x-Richtungen werden die Lochstrukturen RP1, RP2 und RP3 zu den Grabenstrukturen TP1, TP2 und TP3 modifiziert, wie in 14B gezeigt ist. Wie außerdem in 14B gezeigt ist, beträgt der Rasterabstand zwischen den Gräben TP1 und TP3 P · sinθ, und er ist somit kleiner als der Rasterabstand P. Wenn der Rasterabstand P gleich der Auflösungsgrenze des lithografischen Prozesses mit einer Einzelbelichtung ist, kann die vorliegende Ausführungsform Grabenstrukturen bereitstellen, die einen Rasterabstand haben, der kleiner als die Auflösungsgrenze des lithografischen Prozesses mit einer Einzelbelichtung ist. Mit anderen Worten, mit der Kombination aus einer Einzelbelichtung eines lithografischen Prozesses und gerichteten Ätzprozessen können Grabenstrukturen erzeugt werden, die einen Rasterabstand haben, der kleiner als die Auflösungsgrenze des lithografischen Prozesses ist.
  • Die 15A bis 18B zeigen verschiedene Stufen der Herstellung von Grabenstrukturen für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 15A bis 18B gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Materialien, Konfigurationen, Abmessungen, Strukturen, Bedingungen und Schritte, die denen, die unter Bezugnahme auf die 1A bis 14B erläutert worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und einige der Erläuterungen können entfallen.
  • 15A zeigt ein Struktur-Layout für eine Metallverdrahtungsschicht und eine Durchkontaktierungsöffnungsschicht, die über der Metallverdrahtungsschicht angeordnet ist, und 15B zeigt nur das Struktur-Layout für die Metallverdrahtungsschicht. Wie in den 15A und 15B gezeigt ist, verlaufen bei einigen Ausführungsformen die Verdrahtungsstrukturen in der x-Richtung. Verdrahtungsstrukturen in der Metallverdrahtungsschicht direkt unter oder über der Metallverdrahtungsschicht verlaufen bei einigen Ausführungsformen in der y-Richtung. Die Durchkontaktierungsöffnungen verbinden die Verdrahtungsstrukturen der Metallverdrahtungsschicht mit Verdrahtungsstrukturen in anderen Metallverdrahtungsschichten. Die leitfähigen Strukturen der Metallverdrahtungsschicht werden bei einigen Ausführungsformen mit einer Damascene-Technologie hergestellt. Bei der Damascene-Technologie werden in einer dielektrischen Schicht Gräben erzeugt, die mit einem leitfähigen Material gefüllt werden.
  • Wie in 15B gezeigt ist, sind die Verdrahtungsstrukturen auf virtuellen Linien VL (Entwurfsgitter) angeordnet, die in der x-Richtung verlaufen. Wie in 16A gezeigt ist, werden dann Referenzstrukturen RP so erzeugt, dass sie auf den virtuellen Linien VL als eine einfache Matrix oder eine Zickzackmatrix (oder versetzte Matrix) angeordnet sind. Wie in 16A gezeigt ist, sind bei bestimmten Ausführungsformen die Referenzstrukturen RP in einer Zickzackmatrix angeordnet. Ein Mindestabstand Pm der Referenzstrukturen ist gleich der oder dicht an der Auflösungsgrenze des lithografischen Prozesses zum Erzeugen von Referenzstrukturen über einem realen Substrat.
  • 16B zeigt ein Struktur-Layout, in dem die in 15B gezeigten Verdrahtungsstrukturen und die in 16A gezeigten Referenzstrukturen gleichzeitig dargestellt sind. Wie in 16B gezeigt ist, überlappen einige der Referenzstrukturen die Verdrahtungsstrukturen. Die Entwurfsregel begrenzt die Referenzstrukturen und/oder die Verdrahtungsstrukturen so, dass die Verdrahtungsstrukturen so angeordnet werden, dass sie mindestens eine Referenzstruktur überlappen, und dass Randabstände EG zwischen den Rändern der Verdrahtungsstrukturen und den benachbarten überlappenden Referenzstrukturen für alle Strukturen gleich sind.
  • Dann werden die überlappenden Referenzstrukturen durch eine logische Operation der Layout-Struktur von 15B und der Layout-Struktur von 15A extrahiert, wie in 17 gezeigt ist. Auf Grund der Layout-Struktur, die in 17 gezeigt ist, werden Fotomaskendaten oder Elektronenstrahlbestrahlungsdaten erzeugt. Dann wird eine Fotomaske unter Verwendung der Fotomaskendaten erzeugt.
  • 18A zeigt eine Draufsicht nach dem Erzeugen von Lochstrukturen in einer dielektrischen Schicht durch einen oder mehrere lithografische und Ätzprozesse. Dann werden ein oder mehrere gerichtete Ätzprozesse entlang der x-Richtung durchgeführt, um die Lochstrukturen in die Grabenstrukturen hinein zu verlängern, wie in 18B gezeigt ist. Durch Einstellen des Ätzbetrags in einer Richtung (+x oder -x) so, dass er im Wesentlichen gleich dem in 16B gezeigten Randabstand EG ist, können die Grabenstrukturen erhalten werden, die den Verdrahtungsstrukturen (Layout) entsprechen, die in 16B gezeigt sind.
  • Wie vorstehend dargelegt worden ist, wird der Mindestabstand Pm der Referenzstrukturen als ein schräger Abstand definiert, wie in 16B gezeigt ist, und der Rasterabstand der Grabenstrukturen kann kleiner als die Auflösungsgrenze des lithografischen Prozesses sein.
  • 19 zeigt die Beziehung zwischen den Verdrahtungsstrukturen WP und den Referenzstrukturen RP in dem Layout. In 19 wird der Mindestabstand der Referenzstrukturen RP auf P1 eingestellt, und er wird von der Auflösungsgrenze der optischen Lithografie- und Ätzprozesse zum Ätzen der dielektrischen Schicht bestimmt. Ein Rasterabstand P2 der Verdrahtungsstrukturen WP kann auf P1 · sinθ oder unter Berücksichtigung einer Prozessspanne (z. B. etwa 0,5 nm bis etwa 2 nm) etwas größer eingestellt werden. Wenn der gewünschte Rasterabstand P2 der Verdrahtungsstruktur festgelegt wird, wird θ so eingestellt, dass die Strukturierbarkeit der Referenzstrukturen RP erhalten bleibt.
  • Bei einigen Ausführungsformen wird ein Rasterabstand P3 zwischen zwei benachbarten Referenzstrukturen auf 2 · P1 · cosθ oder etwas größer (um etwa 1 nm bis etwa 5 nm) eingestellt. Bei einigen Ausführungsformen beträgt der Randabstand EG 0,5 · P3 (d. h., P1 · cosθ), oder er ist um einen Betrag von 1 nm bis etwa 5 nm größer. Bei bestimmten Ausführungsformen ist der Randabstand EG kleiner als ein Abstand zwischen zwei benachbarten Referenzstrukturen.
  • Die 20A bis 20D zeigen verschiedene Stufen der Herstellung von Metallverdrahtungen für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 20A bis 20D gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Materialien, Konfigurationen, Abmessungen, Strukturen, Bedingungen und Schritte, die denen, die unter Bezugnahme auf die 1A bis 19 erläutert worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und einige der Erläuterungen können entfallen.
  • Wie in 20A gezeigt ist, wird ein leitfähiger Stift (z. B. eine Durchkontaktierung) 40 in eine dielektrische Schicht 11 eingebettet, die über einer unteren leitfähigen Schicht 6 hergestellt ist. Bei einigen Ausführungsformen ist die untere leitfähige Schicht 6 ein Halbleitersubstrat, und bei anderen Ausführungsformen ist sie eine Metallverdrahtung. Der leitfähige Stift 40 und eine Metallverdrahtung weisen bei einigen Ausführungsformen ein metallisches Material auf, das aus der Gruppe W, Cu, Ti, Ag, Al, TiAl, TiN, TaN, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr gewählt ist. Wie außerdem in 20A gezeigt ist, wird bei einigen Ausführungsformen der leitfähige Stift 40 mit der unteren leitfähigen Schicht 6 verbunden. Die dielektrische Schicht 11 weist eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, SiON, SiOC, SiOCN, SiCN, einem dielektrischen Material auf Aluminiumbasis, einem Low-k-Material, einem organischen Material oder einem anderen dielektrischen Material auf, das bei der Herstellung von Halbleiter-Bauelementen verwendet wird.
  • Wie weiterhin in 20A gezeigt ist, werden mit einem oder mehreren lithografischen Prozessen eine oder mehrere Öffnungsstrukturen 42 an der Oberfläche der dielektrischen Schicht 11 erzeugt. Wie in 20B gezeigt ist, werden die Öffnungsstrukturen 42 mit einem oder mehreren gerichteten Ätzprozessen entlang der x-Richtung verlängert. Wie in 20C gezeigt ist, werden bei einigen Ausführungsformen zwei oder mehr benachbarte verlängerte Öffnungen zu einem Graben 45 verschmolzen, in dem die Oberseite des leitfähigen Stifts 40 freiliegt. Wie in 20D gezeigt ist, wird bei einigen Ausführungsformen der Graben 45 dann mit einem metallischen Material gefüllt, das aus der Gruppe W, Cu, Ti, Ag, Al, TiAl, TiN, TYaN, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr gewählt ist.
  • Die 21A bis 21F zeigen verschiedene Stufen der Herstellung von Metallverdrahtungen für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 21A bis 21F gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Materialien, Konfigurationen, Abmessungen, Strukturen, Bedingungen und Schritte, die denen, die unter Bezugnahme auf die 1A bis 20D erläutert worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und einige der Erläuterungen können entfallen.
  • Bei dieser Ausführungsform wird eine Hartmaske zum Ätzen der dielektrischen Schicht verwendet. Wie in 21A gezeigt ist, wird eine Hartmaskenschicht 60 über der dielektrischen Schicht 11 hergestellt. Der leitfähige Stift 40 wird ähnlich wie in 20A auf der unteren leitfähigen Schicht 6 angeordnet und in die dielektrische Schicht 11 eingebettet. Die Hartmaskenschicht 60 besteht aus einem anderen Material als die dielektrische Schicht 11 und weist eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, SiON, SiOC, SiOCN, SiCN, einem dielektrischen Material auf Aluminiumbasis, einem metallischen Material (z. B. TiN, Ti oder TaN) oder einem anderen dielektrischen Material auf, das bei der Herstellung von Halbleiter-Bauelementen verwendet wird. Die Hartmaskenschicht 60 kann durch physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD) oder Atomlagenabscheidung (ALD) hergestellt werden, aber es kann jedes geeignete Verfahren verwendet werden.
  • Wie weiterhin in 21B gezeigt ist, werden mit einem oder mehreren lithografischen Prozessen eine oder mehrere Öffnungsstrukturen 62 in der Hartmaskenschicht 60 erzeugt. Wie in 21C gezeigt ist, werden die Öffnungsstrukturen 62 dann mit einem oder mehreren gerichteten Ätzprozessen entlang der x-Richtung verlängert. Wie in 21D gezeigt ist, werden bei einigen Ausführungsformen zwei oder mehr benachbarte verlängerte Öffnungen zu einem Graben 65 verschmolzen. Anschließend wird die dielektrische Schicht 11 unter Verwendung der Hartmaskenschicht 60 als eine Ätzmaske geätzt, sodass die Oberseite des leitfähigen Stifts 40 in einem Graben 67 freigelegt wird, wie in 21E gezeigt ist. Wie in 21F gezeigt ist, wird anschließend der Graben 67 ähnlich wie in 20D mit einem metallischen Material gefüllt, und die Hartmaskenschicht 60 wird entfernt. Bei einigen Ausführungsformen wird die Hartmaskenschicht 60 nicht entfernt.
  • Die 22A bis 22F zeigen verschiedene Stufen der Herstellung von Metallverdrahtungen für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 22A bis 22F gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Materialien, Konfigurationen, Abmessungen, Strukturen, Bedingungen und Schritte, die denen, die unter Bezugnahme auf die 1A bis 21F erläutert worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und einige der Erläuterungen können entfallen.
  • Bei dieser Ausführungsform werden zwei Hartmaskenschichten zum Ätzen der dielektrischen Schicht verwendet. Wie in 22A gezeigt ist, wird eine erste Hartmaskenschicht 60 über der dielektrischen Schicht 11 hergestellt, und eine zweite Hartmaskenschicht 70 wird über der ersten Hartmaskenschicht 60 hergestellt. Der leitfähige Stift 40 wird ähnlich wie in den 20A und 10A auf der unteren leitfähigen Schicht 6 angeordnet und in die dielektrische Schicht 11 eingebettet. Die erste Hartmaskenschicht 60 und/oder die zweite Hartmaskenschicht 70 bestehen aus einem anderen Material als die dielektrische Schicht 11 und weisen eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, SiON, SiOC, SiOCN, SiCN, einem dielektrischen Material auf Aluminiumbasis, einem metallischen Material (z. B. TiN, Ti oder TaN) oder einem anderen dielektrischen Material auf, das bei der Herstellung von Halbleiter-Bauelementen verwendet wird. Die erste und die zweite Hartmaskenschicht 60 und 70 bestehen aus unterschiedlichen Materialien. Die erste und die zweite Hartmaskenschicht 60 und 70 können durch PVD, CVD oder ALD hergestellt werden, aber es kann jedes geeignete Verfahren verwendet werden. Bei einigen Ausführungsformen ist die zweite Hartmaskenschicht 70 eine untere Schicht, die in einem Dreischicht-Resistsystem in einem lithografischen Prozess verwendet wird, und sie besteht aus einem organischen Material.
  • Wie in 22B gezeigt ist, werden mit einem oder mehreren lithografischen Prozessen eine oder mehrere Öffnungsstrukturen 72 in der ersten und der zweiten Hartmaskenschicht 60 und 70 erzeugt. Wie in 22C gezeigt ist, werden die Öffnungsstrukturen 72 dann mit einem oder mehreren gerichteten Ätzprozessen entlang der x-Richtung verlängert. Wie in 22D gezeigt ist, werden bei einigen Ausführungsformen zwei oder mehr benachbarte verlängerte Öffnungen zu einem Graben 75 verschmolzen. Dann wird die dielektrische Schicht 11 unter Verwendung der ersten und/oder der zweiten Hartmaskenschicht als eine Ätzmaske geätzt, sodass die Oberseite des leitfähigen Stifts 40 in einem Graben 77 freigelegt wird, wie in 22E gezeigt ist. Wie in 22F gezeigt ist, wird anschließend der Graben 77 ähnlich wie in 20D mit einem metallischen Material gefüllt, und die erste und die zweite Hartmaskenschicht werden entfernt. Bei einigen Ausführungsformen werden die Hartmaskenschichten nicht entfernt.
  • Die 23A und 23B zeigen den Vorteil der Verwendung von zwei Hartmaskenschichten und des gerichteten Ätzprozesses gemäß einer Ausführungsform der vorliegenden Erfindung. Materialien, Konfigurationen, Abmessungen, Strukturen, Bedingungen und Schritte, die denen, die unter Bezugnahme auf die 1A bis 22F erläutert worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und einige der Erläuterungen können entfallen.
  • Wie in 23A gezeigt ist, weist eine Maskenstruktur 80 eine erste Hartmaskenschicht 61, die über einer dielektrischen Schicht 19 hergestellt ist, und eine zweite Hartmaskenschicht 71 auf, die über der ersten Hartmaskenschicht 61 hergestellt ist. Bei einigen Ausführungsformen ist die zweite Hartmaskenschicht 71 eine untere Schicht, die in einem Dreischicht-Resistsystem in einem lithografischen Prozess verwendet wird, und sie besteht aus einem organischen Material. Die erste Hartmaskenschicht besteht aus Siliziumoxid, das aus Tetraethylorthosilicat (TEOS) erzeugt wird, oder aus Siliziumnitrid.
  • Wie in 23A gezeigt ist, wird ein Plasmastrom mit einem schrägen Winkel θ (Plasma-Einfallswinkel) in Bezug zu der normalen Richtung aufgebracht. Durch Einstellen des Winkels θ und/oder einer Ätzselektivität zwischen der ersten Hartmaskenschicht 61 und der zweiten Hartmaskenschicht 71 kann ein Strukturprofil (vertikales Profil) der Maskenstruktur 80 modifiziert werden, wie in 23B gezeigt ist.
  • Bei einigen Ausführungsformen hat das Strukturprofil der Maskenstruktur 80 auf Grund der Lithografie- und/oder Ätzbedingungen eine konische Form. Bei einigen Ausführungsformen wird der Plasma-Einfallswinkel θ auf etwa 5° bis etwa 15° eingestellt, um die Abschrägungen von der Maskenstruktur 80 zu entfernen. Wenn der Plasma-Einfallswinkel θ kleiner als 5° ist, wird ein Ätzbetrag auf der Seite der ersten Hartmaskenschicht 61 zu klein, und wenn der Plasma-Einfallswinkel θ größer als 30° ist, wird das Strukturprofil der Maskenstruktur 80 T-förmig.
  • Die 24A bis 30B zeigen verschiedene Stufen der Erzeugung von Grabenstrukturen für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 24A bis 30B gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. In den 24A bis 30B sind Figuren, die mit dem Buchstaben „A“ enden, Draufsichten (von oben betrachtet), und Figuren, die mit dem Buchstaben „B“ enden, sind Schnittansichten, die der Linie L4 - L4 der 24A, 25A und 26A oder der Linie L5 - L5 der 27A, 28A, 29A und 30A entsprechen. Materialien, Konfigurationen, Abmessungen, Strukturen, Bedingungen und Schritte, die denen, die unter Bezugnahme auf die 1A bis 23B erläutert worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und einige der Erläuterungen können entfallen.
  • Wie in den 24A und 24B gezeigt ist, wird eine erste Hartmaskenschicht 115 über einer unteren Schicht 110 hergestellt. Bei einigen Ausführungsformen ist die untere Schicht 110 eine dielektrische Schicht, und bei anderen Ausführungsformen ist sie eine leitfähige Schicht, die eine metallische Schicht, eine Polysiliziumschicht oder ein Halbleitersubstrat umfasst. Außerdem wird auf der ersten Hartmaskenschicht ein Zweischicht- oder ein Dreischichtresist angeordnet, und in der Resistschicht wird eine erste Öffnung 122 erzeugt. Bei einigen Ausführungsformen ist die Resistschicht ein Zweischicht-Resistsystem, das eine untere Schicht 120 und eine Fotoresistschicht 125 umfasst. Bei einigen Ausführungsformen weist die erste Hartmaskenschicht 115 eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, SiON, SiOC, SiOCN, SiCN, einem dielektrischen Material auf Aluminiumbasis, einem metallischen Material (z. B. TiN, Ti oder TaN) oder einem anderen dielektrischen Material auf, das bei der Herstellung von Halbleiter-Bauelementen verwendet wird. Die erste Hartmaskenschicht 115 kann durch PVD, CVD oder ALD hergestellt werden, aber es kann jedes geeignete Verfahren verwendet werden. Die untere Schicht 120 weist bei einigen Ausführungsformen ein organisches Material oder ein Low-k-Material auf.
  • Nachdem die erste Öffnung 122 erzeugt worden ist, wird mit einem oder mehreren Ätzprozessen eine zweite Öffnung 124 in der ersten Hartmaskenschicht 115 erzeugt, wie in den 25A und 25B gezeigt ist. Dann werden die Resistschichten 120 und 125 entfernt.
  • Wie in den 26A und 26B gezeigt ist, wird dann mit einem oder mehreren Schichtabscheidungs- und Planarisierungsprozessen, wie etwa einer chemisch-mechanischen Polierung (CMP), eine zweite Hartmaskenschicht 130 in der zweiten Öffnung 124 erzeugt. Die zweite Hartmaskenschicht 130 besteht aus einem anderen Material als die erste Hartmaskenschicht 115 und weist eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, SiON, SiOC, SiOCN, SiCN, einem dielektrischen Material auf Aluminiumbasis, einem metallischen Material (z. B. TiN, Ti oder TaN) oder einem anderen dielektrischen Material auf, das bei der Herstellung von Halbleiter-Bauelementen verwendet wird. Die zweite Hartmaskenschicht 130 kann durch PVD, CVD oder ALD hergestellt werden, aber es kann jedes geeignete Verfahren verwendet werden.
  • Dann wird eine weitere Resistschicht über der ersten und der zweiten Hartmaskenschicht hergestellt, und anschließend werden eine oder mehrere dritte Öffnungen 142 in der Resistschicht hergestellt, wie in den 27A und 27B gezeigt ist. Bei einigen Ausführungsformen kann die Resistschicht ein Zweischicht- oder ein Dreischicht-Resistsystem sein. Bei bestimmten Ausführungsformen ist die Resistschicht ein Zweischicht-Resistsystem, das eine untere Schicht 135 und eine Fotoresistschicht 140 umfasst. Bei einigen Ausführungsformen weist die untere Schicht 135 ein organisches Material oder ein Low-k-Material auf. Wie in 28A gezeigt ist, sind die dritten Öffnungen bei einigen Ausführungsformen Lochstrukturen. Bei anderen Ausführungsformen sind die dritten Öffnungen kurze Grabenstrukturen.
  • Wie in den 28A und 28B gezeigt ist, wird dann die erste Hartmaskenschicht 115 unter Verwendung der Resistschichten 135 und 140 so strukturiert, dass Öffnungen 144 entstehen, und die Fotoresistschicht 140 wird entfernt.
  • Anschließend werden ein oder mehrere gerichtete Ätzprozesse in der x-Richtung durchgeführt, sodass lange Gräben 150 entstehen, wie in den 29A und 29B gezeigt ist. Da bei der gerichteten Ätzung die Ätzrate für die erste Hartmaskenschicht 115 höher als die Ätzrate für die zweite Hartmaskenschicht 130 gewählt wird, endet der gerichtete Ätzprozess in der -x-Richtung an der zweiten Hartmaskenschicht 130.
  • Nachdem die untere Schicht 140 entfernt worden ist, werden Gräben 150 in der ersten Hartmaskenschicht erzeugt, wie in den 30A und 30B gezeigt ist. Durch Verwenden der zweiten Hartmaskenschicht 130 können die Endpositionen der Gräben festgelegt werden. Bei einigen Ausführungsformen wird dann die zweite Hartmaskenschicht 130 entfernt.
  • Die 31A bis 31C und die 32A bis 32C zeigen Draufsichten weiterer Ausführungsformen, bei denen die zweite Hartmaskenschicht zum Steuern von Endpositionen der Gräben verwendet wird. Es ist klar, dass weitere Schritte vor, während und nach den in den 31A bis 31C und den 32A bis 32C gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Materialien, Konfigurationen, Abmessungen, Strukturen, Bedingungen und Schritte, die denen, die unter Bezugnahme auf die 1A bis 30B erläutert worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und einige der Erläuterungen können entfallen.
  • Wie in 31A gezeigt ist, umfassen die zweiten Hartmaskenstrukturen 130 ähnlich wie in den 26A und 26B Linienrasterstrukturen mit den gleichen Linienbreiten und den gleichen Zwischenraumbreiten, die in die erste Hartmaskenschicht 115 eingebettet sind. Wie in 31B gezeigt ist, werden dann ähnlich wie in den 28A und 28B eine oder mehrere Öffnungen 144 erzeugt. Außerdem werden die Öffnungen 144 mit einem oder mehreren gerichteten Ätzprozessen in der x-Richtung verlängert, sodass lange Gräben 150 entstehen, und die untere Schicht 135 wird entfernt, wie in 31C gezeigt ist. Da die zweiten Hartmaskenschichten 130 verwendet werden, wird die Breite der Gräben 150 in der y-Richtung durch den Zwischenraum zwischen den zweiten Hartmaskenschichten 130 beschränkt.
  • In ähnlicher Weise umfassen, wie in 32A gezeigt ist, die zweiten Hartmaskenstrukturen 130 ähnlich wie in den 26A und 26B Linienrasterstrukturen mit den gleichen Linienbreiten und/oder verschiedenen Zwischenraumbreiten, die in die erste Hartmaskenschicht 115 eingebettet sind. Wie in 32B gezeigt ist, werden dann ähnlich wie in den 28A und 28B eine oder mehrere Öffnungen 144 erzeugt. Bei einigen Ausführungsformen umfassen die Öffnungen 144 eine oder mehrere Lochstrukturen und/oder eine oder mehrere Zwischenraumstrukturen, die in der y-Richtung verlaufen, wie in 32B gezeigt ist. Über zwei oder mehr zweiten Hartmaskenstrukturen 130 sind ein oder mehrere Zwischenräume angeordnet. Außerdem werden die Öffnungen 144 mit einem oder mehreren gerichteten Ätzprozessen in der x-Richtung verlängert, sodass lange Gräben 150 entstehen, und die untere Schicht 135 wird entfernt, wie in 32C gezeigt ist. Da die zweiten Hartmaskenschichten 130 verwendet werden, wird die Breite der Gräben 150 in der y-Richtung durch den Zwischenraum zwischen den zweiten Hartmaskenschichten 130 beschränkt. Auch wenn die Zwischenräume 144 über zwei oder mehr zweiten Hartmaskenstrukturen 130 angeordnet sind, werden die zweiten Hartmaskenstrukturen 130 bei der gerichteten Ätzung nicht geätzt, und es können Grabenstrukturen erhalten werden, die von den zweiten Hartmaskenstrukturen 130 beschränkt werden. Wie in 32C gezeigt ist, sind Enden einiger der Gräben in der y-Richtung gerade, und Enden einiger der Gräben sind halbkreisförmig oder gekrümmt.
  • Die 33A bis 35B und die 36A bis 37B zeigen verschiedene Darstellungen von gerichteten Abscheidungsprozessen gemäß einigen Ausführungsformen der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 33A bis 35B und den 36A bis 37B gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Materialien, Konfigurationen, Abmessungen, Strukturen, Bedingungen und Schritte, die denen, die unter Bezugnahme auf die 1A bis 32C erläutert worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und einige der Erläuterungen können entfallen. In den 33A bis 35B sind Figuren, die mit dem Buchstaben „A“ enden, Draufsichten (von oben betrachtet), und Figuren, die mit dem Buchstaben „B“ enden, sind Schnittansichten, die der Linie L6 - L6 der 33A, 34A und 35A oder der Linie L7 - L7 der 36A und 37A entsprechen.
  • Wie in den 33A und 33B gezeigt ist, wird ein Graben oder eine Öffnung 250 in einer ersten Schicht 215 über einer unteren Schicht 210 erzeugt. Bei einigen Ausführungsformen ist die untere Schicht 210 eine dielektrische Schicht, und bei anderen Ausführungsformen ist sie eine leitfähige Schicht, die eine metallische Schicht, eine Polysiliziumschicht oder ein Halbleitersubstrat umfasst. Die erste Schicht 215 umfasst eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, SiON, SiOC, SiOCN, SiCN, einem dielektrischen Material auf Aluminiumbasis, einem metallischen Material (z. B. TiN, Ti oder TaN) oder einem anderen dielektrischen Material, das bei der Herstellung von Halbleiter-Bauelementen verwendet wird. Die erste Schicht 215 kann durch PVD, CVD oder ALD hergestellt werden, aber es kann jedes geeignete Verfahren verwendet werden. Bei einigen Ausführungsformen ist die erste Schicht 215 eine Hartmaskenschicht, die der ersten Hartmaskenschicht 115 ähnlich ist.
  • Dann wird die Abmessung der Öffnung 250 mit einem oder mehreren gerichteten Abscheidungsprozessen reduziert. Ähnlich wie bei einem gerichteten Ätzprozess werden durch Einstellen verschiedener Abscheidungsparameter Abscheidungsspezies (Radikale, Moleküle, Atome usw.) erzeugt, die sich im Wesentlichen in einer horizontalen Richtung bewegen oder auf das Substrat mit einem großen Einfallswinkel von mehr als etwa 70° auftreffen (wobei der Winkel von 90° horizontal ist). Die einzustellenden Ätzparameter sind unter anderem Zusammensetzung des Abscheidungsgases, Abscheidungstemperatur, Abscheidungsdauer, Abscheidungsdruck, Hochfrequenz(HF)-Vorspannung, HF-Vorspannungsleistung, Gasdurchsatz, Waferneigung, andere geeignete Ätzparameter oder Kombinationen davon.
  • Wie in den 34A und 34B gezeigt ist, werden die gerichteten Abscheidungsprozesse in den ±x-Richtungen durchgeführt. Die Menge eines abgeschiedenen Materials 220 an Enden der Öffnung 250 in der x-Richtung ist größer als die Menge eines abgeschiedenen Materials 220 an Enden der Öffnung 250 in der y-Richtung. Bei einigen Ausführungsformen beträgt die Menge des abgeschiedenen Materials 220 an den Enden der Öffnung 250 in der x-Richtung mindestens das Zweifache, mindestens das Fünffache oder mindestens das Zehnfache (bis zum Hundertfachen) der Menge des abgeschiedenen Materials 220 an den Enden der Öffnung 250 in der y-Richtung.
  • Die 35A und 35B zeigen den Fall der gerichteten Abscheidungsprozesse in den ±y-Richtungen. Die Menge eines abgeschiedenen Materials 220 an den Enden der Öffnung 250 in der y-Richtung ist größer als die Menge eines abgeschiedenen Materials 220 an den Enden der Öffnung 250 in der x-Richtung. Bei einigen Ausführungsformen beträgt die Menge des abgeschiedenen Materials 220 an den Enden der Öffnung 250 in der y-Richtung mindestens das Zweifache, mindestens das Fünffache oder mindestens das Zehnfache (bis zum Hundertfachen) der Menge des abgeschiedenen Materials 220 an den Enden der Öffnung 250 in der x-Richtung.
  • Durch einen gerichteten Abscheidungsprozess oder eine Kombination aus gerichteten Abscheidungs- und Ätzprozessen können die Abmessungen der Öffnungen in der x- und/oder y-Richtung exakt eingestellt werden. Zum Beispiel kann die Eckenform der Öffnungen so modifiziert werden, dass sie eine kleinere Eckenrundung hat, und die Weite der Öffnung (oder des Grabens) kann reduziert werden, ohne die Länge des Grabens erheblich zu reduzieren.
  • In den 36A bis 37B werden die gerichteten Abscheidungsprozesse zum Reparieren von Strukturfehlern verwendet. Wie in den 36A und 36B gezeigt ist, werden bei einigen Ausführungsformen zwei Öffnungen 250 durch Überätzung verschmolzen. Durch Verwenden eines oder mehrerer gerichteter Ätzprozesse in der x-Richtung wird der überbrückte Teil durch das abgeschiedene Material 220 getrennt, wie in den 37A und 37B gezeigt ist.
  • Wie vorstehend dargelegt worden ist, können durch Verwenden eines oder mehrerer gerichteter Strukturierungsprozesse Strukturen mit kleineren Abmessungen als der Auflösungsgrenze eines lithografischen Prozesses mit einer Einzelbelichtung erhalten werden.
  • Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und weitere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird bei einem Verfahren zum Erzeugen einer Grabenstruktur, die entlang einer ersten Achse in einer darunter befindlichen Schicht über einem Halbleitersubstrat verläuft, eine erste Öffnung in der darunter befindlichen Schicht erzeugt, und die erste Öffnung wird entlang der ersten Achse mit einem oder mehreren gerichteten Ätzprozessen verlängert, um die Grabenstruktur zu erzeugen. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen ist beim Verlängern der ersten Öffnung ein Verlängerungsbetrag in einer Richtung entlang der ersten Achse gleich einem Verlängerungsbetrag in einer anderen Richtung, die der einen Richtung entlang der ersten Achse entgegengesetzt ist. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen ist bei dem gerichteten Ätzen eine Ätzrate für die Basisschicht entlang der ersten Achse größer als eine Ätzrate für die Basisschicht entlang einer zweiten Achse, die senkrecht zu der ersten Achse ist. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen ist die Ätzrate für die Basisschicht entlang der ersten Achse mindestens zweimal so hoch wie die Ätzrate für die Basisschicht entlang der zweiten Achse, die senkrecht zu der ersten Achse ist. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen ist die Ätzrate für die Basisschicht entlang der ersten Achse mindestens fünfmal so hoch wie die Ätzrate für die Basisschicht entlang der zweiten Achse, die senkrecht zu der ersten Achse ist. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen ist die Ätzrate für die Basisschicht entlang der ersten Achse mindestens zehnmal so hoch wie die Ätzrate für die Basisschicht entlang der zweiten Achse, die senkrecht zu der ersten Achse ist. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen hat die erste Öffnung eine rechteckige Form mit abgerundeten Ecken, die in einer Draufsicht in der ersten Richtung verläuft. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen hat die erste Öffnung in der Draufsicht eine Lochform. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen besteht die Basisschicht aus einem dielektrischen Material.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung werden bei einem Verfahren zum Erzeugen einer Grabenstruktur, die entlang einer ersten Achse in einer darunter befindlichen Schicht über einem Halbleitersubstrat verläuft, eine erste Öffnung und eine zweite Öffnung in der darunter befindlichen Schicht erzeugt. Die erste Öffnung und die zweite Öffnung werden entlang der ersten Achse mit einem oder mehreren gerichteten Ätzprozessen verlängert, sodass die verlängerte erste Öffnung und die verlängerte zweite Öffnung miteinander verbunden werden, um die Grabenstruktur zu erzeugen. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen ist beim Verlängern der ersten Öffnung ein Verlängerungsbetrag in einer Richtung entlang der ersten Achse gleich einem Verlängerungsbetrag in einer anderen Richtung, die der einen Richtung entlang der ersten Achse entgegengesetzt ist. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen ist bei dem gerichteten Ätzen eine Ätzrate für die Basisschicht entlang der ersten Achse größer als eine Ätzrate für die Basisschicht entlang einer zweiten Achse, die senkrecht zu der ersten Achse ist. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen ist die Ätzrate für die Basisschicht entlang der ersten Achse mindestens zweimal so hoch wie die Ätzrate für die Basisschicht entlang der zweiten Achse, die senkrecht zu der ersten Achse ist. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen ist die Ätzrate für die Basisschicht entlang der ersten Achse fünf- bis zwanzigmal so hoch wie die Ätzrate für die Basisschicht entlang der zweiten Achse, die senkrecht zu der ersten Achse ist. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen haben die erste und die zweite Öffnung eine rechteckige Form mit abgerundeten Ecken, die in einer Draufsicht in der ersten Richtung verläuft. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen haben die erste und die zweite Öffnung in der Draufsicht eine Kreisform. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen besteht die Basisschicht aus einem dielektrischen Material.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zum Erzeugen einer Grabenstruktur, die entlang einer ersten Achse in einer darunter befindlichen Schicht über einem Halbleitersubstrat verläuft, eine Resiststruktur mit einer ersten Öffnungsstruktur und einer zweiten Öffnungsstruktur mit einem lithografischen Prozess erzeugt. In der darunter befindlichen Schicht werden eine erste Öffnung und eine zweite Öffnung durch Ätzen der darunter befindlichen Schicht durch die erste Öffnungsstruktur bzw. die zweite Öffnungsstruktur erzeugt. Die erste Öffnung und die zweite Öffnung werden entlang der ersten Achse mit einem oder mehreren gerichteten Ätzprozessen verlängert, um eine erste Grabenstruktur, die von der ersten Öffnung verlängert wird, und eine zweite Grabenstruktur zu erzeugen, die von der zweiten Öffnung verlängert wird. Ein Mindestabstand oder ein Rasterabstand zwischen dem ersten Graben und dem zweiten Graben entlang einer zweiten Achse, die senkrecht zu der ersten Achse ist, ist kleiner als ein Mindestabstand oder ein Rasterabstand zwischen der ersten Öffnungsstruktur und der zweiten Öffnungsstruktur. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen ist bei dem Verlängern der ersten Öffnung ein Verlängerungsbetrag in einer Richtung entlang der ersten Achse gleich einem Verlängerungsbetrag in einer anderen Richtung, die der einen Richtung entlang der ersten Achse entgegengesetzt ist. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen ist eine Ätzrate für die Basisschicht entlang der ersten Achse zwei- bis zwanzigmal so hoch wie die Ätzrate für die Basisschicht entlang der zweiten Achse, die senkrecht zu der ersten Achse ist. Bei einer oder mehreren der vorhergehenden und nachfolgenden Ausführungsformen haben die erste und die zweite Öffnung in einer Draufsicht eine Kreisform.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zum Erzeugen einer Verdrahtungsstruktur, die entlang einer ersten Achse in einer dielektrischen Schicht über einem Halbleitersubstrat verläuft, eine erste Öffnung in der darunter befindlichen Schicht erzeugt. Die erste Öffnung wird entlang der ersten Achse durch gerichtetes Ätzen verlängert, um eine Grabenstruktur zu erzeugen. Die Grabenstruktur wird mit einem leitfähigen Material gefüllt, um die Verdrahtungsstruktur zu erzeugen.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung werden bei einem Verfahren zum Herstellen einer Halbleitervorrichtung erste Layout-Daten für Metallverdrahtungsstrukturen aufbereitet. Zweite Layout-Daten werden für Referenzstrukturen aufbereitet, die in einer Matrix oder schachbrettartig angeordnet sind. Durch Ausführen einer logischen Operation zwischen den ersten Layout-Daten und den zweiten Layout-Daten werden gemeinsame Referenzstrukturen erhalten, die die Metallverdrahtungsstruktur unter den Kernstrukturen überlappen. Anhand von Layout-Daten der gemeinsamen Referenzstrukturen wird eine Fotomaske hergestellt. Eine Resiststruktur mit einer Mehrzahl von Referenz-Öffnungsstrukturen wird über einer darunter befindlichen Schicht mit einem lithografischen Prozess unter Verwendung einer Fotomaske erzeugt. Durch Ätzen der darunter befindlichen Schicht durch die Mehrzahl von Referenz-Öffnungsstrukturen wird eine Mehrzahl von Öffnungsstrukturen erzeugt. Die Mehrzahl von Öffnungsstrukturen wird entlang einer ersten Achse durch gerichtetes Ätzen verlängert, um eine Mehrzahl von Grabenstrukturen zu erzeugen.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zum Erzeugen einer Öffnungsstruktur, die entlang einer ersten Achse in einer darunter befindlichen Schicht über einem Halbleitersubstrat verläuft, eine erste Öffnung in der darunter befindlichen Schicht erzeugt. Eine Abmessung der ersten Öffnung wird entlang der ersten Achse und einer zweiten Achse, die die erste Achse in einer Ebene kreuzt, die parallel zu einer Oberfläche des Halbleitersubstrats ist, mit einem gerichteten Struktur-Erzeugungsprozess modifiziert, um die Öffnungsstruktur zu erzeugen. Bei einer Ausführungsform wird die Abmessung der ersten Öffnung entlang der ersten Achse mit dem gerichteten Struktur-Erzeugungsprozess reduziert.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zum Erzeugen einer Grabenstruktur, die entlang einer ersten Achse in einer darunter befindlichen Schicht über einem Halbleitersubstrat verläuft, mit den folgenden Schritten: Erzeugen einer ersten Öffnung (12) in der darunter befindlichen Schicht (10); und Verlängern der ersten Öffnung entlang der ersten Achse mit einem oder mehreren gerichteten Ätzprozessen, um die Grabenstruktur (14) zu erzeugen.
  2. Verfahren nach Anspruch 1, wobei bei dem Verlängern der ersten Öffnung ein Verlängerungsbetrag in einer Richtung entlang der ersten Achse gleich einem Verlängerungsbetrag in einer anderen Richtung ist, die der einen Richtung entlang der ersten Achse entgegengesetzt ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei bei dem gerichteten Ätzen eine Ätzrate für die Basisschicht entlang der ersten Achse größer als eine Ätzrate für die Basisschicht entlang einer zweiten Achse ist, die senkrecht zu der ersten Achse ist.
  4. Verfahren nach Anspruch 3, wobei die Ätzrate für die Basisschicht entlang der ersten Achse mindestens zweimal so hoch wie die Ätzrate für die Basisschicht entlang der zweiten Achse ist, die senkrecht zu der ersten Achse ist.
  5. Verfahren nach Anspruch 3, wobei die Ätzrate für die Basisschicht entlang der ersten Achse mindestens fünfmal so hoch wie die Ätzrate für die Basisschicht entlang der zweiten Achse ist, die senkrecht zu der ersten Achse ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Öffnung eine rechteckige Form mit abgerundeten Ecken hat, die in einer Draufsicht in der ersten Richtung verläuft.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Öffnung in der Draufsicht eine Kreisform hat.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Basisschicht aus einem dielektrischen Material besteht.
  9. Verfahren zum Erzeugen einer Grabenstruktur, die entlang einer ersten Achse in einer darunter befindlichen Schicht über einem Halbleitersubstrat verläuft, mit den folgenden Schritten: Erzeugen einer ersten Öffnung (16) und einer zweiten Öffnung (16) in der darunter befindlichen Schicht (10); und Verlängern der ersten Öffnung und der zweiten Öffnung entlang der ersten Achse mit einem oder mehreren gerichteten Ätzprozessen, sodass die verlängerte erste Öffnung und die verlängerte zweite Öffnung miteinander verbunden werden, um die Grabenstruktur (18) zu erzeugen.
  10. Verfahren nach Anspruch 9, wobei bei dem Verlängern der ersten Öffnung ein Verlängerungsbetrag in einer Richtung entlang der ersten Achse gleich einem Verlängerungsbetrag in einer anderen Richtung ist, die der einen Richtung entlang der ersten Achse entgegengesetzt ist.
  11. Verfahren nach Anspruch 9 oder 10, wobei bei dem gerichteten Ätzen eine Ätzrate für die Basisschicht entlang der ersten Achse größer als eine Ätzrate für die Basisschicht entlang einer zweiten Achse ist, die senkrecht zu der ersten Achse ist.
  12. Verfahren nach Anspruch 11, wobei die Ätzrate für die Basisschicht entlang der ersten Achse mindestens zweimal so hoch wie die Ätzrate für die Basisschicht entlang der zweiten Achse ist, die senkrecht zu der ersten Achse ist.
  13. Verfahren nach Anspruch 11, wobei die Ätzrate für die Basisschicht entlang der ersten Achse fünf- bis zwanzigmal so hoch wie die Ätzrate für die Basisschicht entlang der zweiten Achse ist, die senkrecht zu der ersten Achse ist.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei die erste und die zweite Öffnung eine rechteckige Form mit abgerundeten Ecken haben, die in einer Draufsicht in der ersten Richtung verläuft.
  15. Verfahren nach einem der Ansprüche 9 bis 14, wobei die erste und die zweite Öffnung in der Draufsicht jeweils eine Kreisform haben.
  16. Verfahren nach einem der Ansprüche 9 bis 15, wobei die Basisschicht aus einem dielektrischen Material besteht.
  17. Verfahren zum Erzeugen einer Grabenstruktur, die entlang einer ersten Achse in einer darunter befindlichen Schicht über einem Halbleitersubstrat verläuft, mit den folgenden Schritten: Erzeugen einer Resiststruktur (20), die eine erste Öffnungsstruktur (22) und eine zweite Öffnungsstruktur (22) umfasst, mit einem lithografischen Prozess; Erzeugen einer ersten Öffnung (12) und einer zweiten Öffnung (12) in der darunter befindlichen Schicht durch Ätzen der darunter befindlichen Schicht durch die erste Öffnungsstruktur bzw. die zweite Öffnungsstruktur; und Verlängern der ersten Öffnung und der zweiten Öffnung entlang der ersten Achse mit einem oder mehreren gerichteten Ätzprozessen, um eine erste Grabenstruktur, die von der ersten Öffnung verlängert wird, und eine zweite Grabenstruktur zu erzeugen, die von der zweiten Öffnung verlängert wird, wobei ein Mindestabstand oder ein Rasterabstand zwischen dem ersten Graben und dem zweiten Graben entlang einer zweiten Achse, die senkrecht zu der ersten Achse ist, kleiner als ein Mindestabstand oder ein Rasterabstand zwischen der ersten Öffnungsstruktur und der zweiten Öffnungsstruktur ist.
  18. Verfahren nach Anspruch 17, wobei bei dem Verlängern der ersten Öffnung ein Verlängerungsbetrag in einer Richtung entlang der ersten Achse gleich einem Verlängerungsbetrag in einer anderen Richtung ist, die der einen Richtung entlang der ersten Achse entgegengesetzt ist.
  19. Verfahren nach Anspruch 17 oder 18, wobei eine Ätzrate für die Basisschicht entlang der ersten Achse zwei- bis zwanzigmal so hoch wie eine Ätzrate für die Basisschicht entlang einer zweiten Achse ist, die senkrecht zu der ersten Achse ist.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei die erste und die zweite Öffnung in einer Draufsicht jeweils eine Kreisform haben.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515817B2 (en) * 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming features of semiconductor structure having reduced end-to-end spacing
US11004729B2 (en) * 2018-06-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
CN111640655B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111834212B (zh) * 2019-04-23 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11796922B2 (en) * 2019-09-30 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
US20220392771A1 (en) * 2021-06-02 2022-12-08 Tokyo Electron Limited Oblique Deposition and Etch Processes

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1064177C (zh) * 1998-05-13 2001-04-04 中国航天工业总公司第二研究院二十三所 变深度刻蚀方法及其装置
EP1063688A1 (de) * 1999-01-13 2000-12-27 Mitsubishi Denki Kabushiki Kaisha Verfahren zum herstellen eines siliziumelementes
TW448537B (en) * 1999-10-29 2001-08-01 Taiwan Semiconductor Mfg Manufacturing method of shallow trench isolation
US7122296B2 (en) * 2002-03-05 2006-10-17 Brewer Science Inc. Lithography pattern shrink process and articles
US7405162B2 (en) * 2004-09-22 2008-07-29 Tokyo Electron Limited Etching method and computer-readable storage medium
KR100630723B1 (ko) * 2004-12-06 2006-10-02 삼성전자주식회사 다중가교채널을 가진 반도체 소자 및 그 제조방법
JP4671223B2 (ja) * 2005-04-22 2011-04-13 エスアイアイ・ナノテクノロジー株式会社 集束イオンビームによる加工方法及び集束イオンビーム加工装置
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
KR100832017B1 (ko) * 2006-03-31 2008-05-26 주식회사 하이닉스반도체 채널면적을 증가시킨 반도체소자 및 그의 제조 방법
US7638398B2 (en) * 2006-03-31 2009-12-29 Hynix Semiconductor Inc. Semiconductor device with increased channel area and fabrication method thereof
JP2009535835A (ja) * 2006-05-02 2009-10-01 エヌエックスピー ビー ヴィ 改良された電極を備える電気デバイス
US7880232B2 (en) 2006-11-01 2011-02-01 Micron Technology, Inc. Processes and apparatus having a semiconductor fin
US7803722B2 (en) * 2007-10-22 2010-09-28 Applied Materials, Inc Methods for forming a dielectric layer within trenches
US20090111274A1 (en) * 2007-10-31 2009-04-30 Christoph Noelscher Methods of Manufacturing a Semiconductor Device and Apparatus and Etch Chamber for the Manufacturing of Semiconductor Devices
KR20090089497A (ko) 2008-02-19 2009-08-24 주식회사 하이닉스반도체 반도체 소자의 미세패턴 제조 방법
KR101025741B1 (ko) * 2008-09-02 2011-04-04 주식회사 하이닉스반도체 수직 채널 트랜지스터의 활성필라 제조방법
JP4915440B2 (ja) * 2009-08-07 2012-04-11 株式会社デンソー 半導体装置の製造方法
JP5849398B2 (ja) * 2011-02-01 2016-01-27 株式会社豊田中央研究所 Memsデバイスの製造方法およびmemsデバイス
US8835323B1 (en) 2013-03-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9852902B2 (en) * 2014-10-03 2017-12-26 Applied Materials, Inc. Material deposition for high aspect ratio structures
CN105789008B (zh) * 2014-12-22 2017-12-19 中微半导体设备(上海)有限公司 等离子体处理装置及等离子体刻蚀方法
US9722079B2 (en) * 2015-10-15 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
DE102015117582A1 (de) * 2015-10-15 2017-04-20 Infineon Technologies Austria Ag +Verfahren zum Bilden von Halbleiterbauelementen
CN107731737B (zh) * 2016-08-12 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10049918B2 (en) 2016-09-29 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Directional patterning methods
DE102017108136B4 (de) * 2017-04-13 2019-03-14 X-Fab Semiconductor Foundries Ag Geometrisch geformte Bauelemente in einer Anordnung für einen Überführungsdruck (Transfer Print) und zugehörige Verfahren

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