KR100630723B1 - 다중가교채널을 가진 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
게이트 전극층과 채널 반도체층 사이에 미스얼라인이 일어나지 않는 다중가교채널을 가진 반도체 소자 및 그 제조방법에 대해 개시한다. 그 소자 및 방법은 제1 반도체 기둥의 상측부와 제2 반도체 기둥의 상측부를 브릿지 형태로 연결하는 에피택시로 성장된 적어도 한쌍의 채널 반도체층과 게이트 절연층을 게재하며 채널 반도체층의 적어도 중앙 일부를 감싸는 형태로 형성된 게이트 전극층을 포함하고, 채널 반도체층 사이에 형성되고 게이트 전극층과 제1 반도체 기둥의 상측부 및 제2 반도체 기둥의 상측부와 접촉되며 채널 반도체층의 폭과 동일한 폭을 가지며 에피택시로 성장된 접합보조층을 포함한다.
다중가교채널, 반도체 기둥, 브릿지, 접합보조층
Description
도 1a는 본 발명에 따른 자기정합에 의해 형성된 다중가교채널을 가진 반도체 소자를 나타낸 사시도이고, 도 1b 및 도 1c는 각각 도 1a의 1B-1B선 및 1C-1C선을 따라 자른 단면도들이다.
도 2a는 본 발명에 따른 다중가교채널을 가진 반도체 소자를 설명하기 위해 가상적으로 소자분리층의 일부를 제거하여 활성영역의 일부를 드러나도록 한 사시도이다. 도 2b는 도 2a의 채널 반도체층을 덮는 게이트 전극층이 형성된 상태를 나타낸 사시도이다.
도 3a 내지 도 14a는 본 발명에 따른 다중가교채널을 가진 반도체 소자의 제조 과정을 나타낸 사시도들이고, 도 3b 내지 도 14b는 도 3a의 A-A선을 따라 자른 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10; 반도체기판 12; 바닥면
22; 소자분리층 28; 패드산화막 패턴
30; 절연 마스크 패턴 32; 제1 반도체 기둥
34; 제2 반도체 기둥 36; 식각저지막
38; 제1 절연 스페이서 40; 희생층
44; 채널 반도체층 46; 접합보조층
48; 제2 절연 스페이서 50; 게이트 절연층
52; 게이트 전극층
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히, 자기정합(self-align)에 의해 형성된 다중가교채널(MBCFET: Multi Bridge-Channel)을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화로 인하여 게이트 채널의 길이도 짧아지고 있다. 짧은 채널의 길이는 단채널(short channel) 효과, 미세한 패턴의 형성 및 동작속도의 한계 등의 여러 가지 문제를 발생시키고 있다. 특히 단채널 효과는 심각한 문제로 대두되고 있다. 예를 들어, 드레인 영역 부근의 전계증가는 드레인 공핍영역이 소스 영역 근처의 전위장벽까지 침투하는 펀치쓰루를 발생시킨다. 그리고, 열전자는 애벌런치를 야기하고 수직방향 전계는 캐리어의 이동도를 감소시킨다.
단채널 효과를 해결하기 위해 다중가교채널을 갖는 MOSFET(MBCFET)을 포함한 여러 가지 게이트 구조가 제안되었다. MBCFET은 예컨대 복수 개의 장방형의 얇은 채널 반도체층을 둘러싼 게이트 전극층을 포함한다. MBCFET은 채널 반도체층의 면적이 크게 넓혀 드레인 영역 부근의 전계에 의한 영향을 적게 받으므로, 단채널 효 과를 제거할 수 있다.
종래의 MBCFET은 채널 반도체층을 형성하는 공정과 채널 반도체층의 둘레를 덮는 게이트 전극층을 형성하는 공정이라는 두 번의 사진식각공정을 거친다. 그런데, 게이트 전극층과 채널 반도체층 사이에 미스얼라인(miss-align)이 발생하는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 게이트 전극층과 채널 반도체층 사이에 미스얼라인이 일어나지 않는 다중가교채널을 가진 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 게이트 전극층과 채널 반도체층 사이에 미스얼라인이 일어나지 않는 다중가교채널을 가진 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다중가교채널을 가진 반도체 소자는 반도체기판의 바닥면으로부터 일정한 높이로 돌출되어 있으며 상측부에 소오스영역이 형성된 제1 반도체 기둥과, 상기 제1 반도체 기둥에 대향하고, 상기 바닥면으로부터 일정한 높이로 돌출되어 있으며 상측부에는 드레인영역이 형성된 제2 반도체 기둥을 포함한다. 상기 제1 반도체 기둥의 상측부와 상기 제2 반도체 기둥의 상측부를 브릿지 형태로 연결하는 에피택시로 성장된 적어도 한쌍의 채널 반도체층과, 게이트 절연층을 게재하며 상기 채널 반도체층의 적어도 중앙 일부 를 감싸는 형태로 형성된 게이트 전극층을 포함한다. 상기 채널 반도체층 사이에 형성되고, 상기 게이트 전극층과 상기 제1 반도체 기둥의 상측부 및 상기 제2 반도체 기둥의 상측부와 접촉되며, 상기 채널 반도체층의 폭과 동일한 폭을 가지며 에피택시로 성장된 접합보조층을 포함한다.
상기 제1 반도체 기둥과 상기 제2 반도체 기둥의 돌출된 높이는 동일한 것이 바람직하다.
상기 반도체기판의 바닥면은 반도체기판의 표면으로부터 일정한 높이로 식각된 트렌치의 바닥면일 수 있다.
상기 제1 및 제2 반도체 기둥 상에는 각각 절연 마스크 패턴이 더 형성되어 있으며, 상기 각 절연 마스크 패턴의 대향하는 측벽 상에는 제2 절연 스페이서가 더 형성될 수 있다. 상기 제2 절연 스페이서는 상기 에피택시로 성장된 접합보조층의 폭과 동일한 폭을 가진 것이 바람직하다. 상기 제2 절연스페이서의 형상은 하측의 폭이 상측으로 가면서도 일정하게 유지되는 것이 바람직하다.
상기 채널 반도체층의 상부면은 상기 제1 및 제2 반도체 기둥의 상부면과 동일한 레벨을 이루는 것이 바람직하다. 상기 채널 반도체층은 상기 제1 및 제2 반도체 기둥의 상측부의 양단부를 연결할 수 있다.
상기 게이트 전극층은 상기 채널 반도체층의 양측벽과 상부면을 감싸며, 상기 대향하는 제2 절연 스페이서 사이에 자기정합적으로 매립될 수 있다.
상기 채널 반도체층과 상기 에피택시로 성장된 접합보조층은 Si 에피택셜층일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 다중가교채널을 가진 반도체 소자의 제조방법은 먼저 반도체기판의 바닥면으로부터 일정한 높이를 가지며 제1 방향으로 연장된 반도체 벽체를 형성한다. 그후, 상기 반도체 벽체를 둘러싸는 소자분리층을 형성한다. 상기 반도체 벽체의 일부를 제거하여 서로 대향하며 이격된 적어도 한쌍의 반도체 기둥을 형성한다. 상기 한쌍의 반도체 기둥 및 상기 소자분리층과 동일한 간격을 유지하며, 상기 한쌍의 반도체 기둥 사이에 위치하는 희생층을 형성한다. 상기 희생층과 상기 한쌍의 반도체 기둥 및 상기 소자분리층 사이에 에피택시로 단결정층을 성장시킨다. 상기 단결경층의 높이를 상기 희생층의 높이와 동일하도록 상기 단결정층의 일부를 제거하여 상기 한쌍의 반도체 기둥의 서로 마주보는 상측부를 연결하는 브릿지 형태의 적어도 한쌍의 채널 반도체층과 상기 채널 반도체층 사이에 형성되며 상기 한쌍의 반도체 기둥과 각기 접촉되는 접합보조층을 형성한다. 상기 접합보조층을 덮는 제2 절연 스페이서를 형성한다. 상기 희생층을 제거한다. 상기 제2 절연 스페이서 사이 하부의 상기 채널 반도체층의 둘레를 따라 상기 채널 반도체층 상에 게이트 절연층을 형성한다. 상기 제2 절연 스페이서 사이 하부의 상기 채널 반도체층의 둘레를 따라 상기 게이트 절연층 상에 게이트 전극층을 형성한다.
상기 반도체 벽체의 일부를 제거하여 서고 대향되며 이격된 적어도 한쌍의 반도체 기둥을 형성하는 단계는 상기 반도체 벽체의 양측부 상에 상기 제1 방향과 직교하는 제2 방향을 따라 연장되며 이격된 적어도 한쌍의 절연 마스크 패턴을 형성하는 단계 및 상기 절연 마스크 패턴 및 상기 소자분리층을 식각마스크로 하여 상기 한쌍의 절연 마스크 패턴 사이에 노출된 상기 반도체 벽체의 일부를 제거하는 단계를 포함할 수 있다.
상기 한쌍의 절연 마스크 패턴을 형성하는 단계 이후에, 상기 절연 마스크 패턴의 측벽을 덮는 식각저지막을 형성하는 단계를 더 포함할 수 있다.
상기 희생층은 SiGe 에피택셜층일 수 있다.
상기 한쌍의 반도체 기둥 사이에 위치하는 희생층을 형성하는 단계는 상기 한쌍의 반도체 기둥의 측벽, 상기 반도체 벽체의 저면 및 상기 제1 방향과 직교하는 제2 방향을 따라 연장되며 이격된 적어도 한쌍의 절연 마스크 패턴의 측벽을 덮는 제1 절연 스페이서 물질층을 형성하는 단계와, 상기 제1 절연 스페이서 물질층을 이방성 건식식각을 이용하여 상기 반도체 벽체의 저면을 노출시키는 제1 절연 스페이서를 형성하는 단계 및 상기 제1 절연 스페이서 사이의 개구부에 희생층을 에피택시로 성장시키는 단계를 포함할 수 있다.
상기 제1 절연 스페이서 물질층은 질화막/산화막 또는 산화막 중에서 선택된 어느 하나일 수 있다. 상기 제1 절연 스페이서는 하측의 폭이 상측으로 가면서도 일정하게 유지될 수 있다. 상기 제1 절연 스페이서의 폭은 상기 채널 반도체층의 길이를 결정할 수 있다.
상기 한쌍의 반도체 기둥 및 상기 소자분리층 사이에 에피택시로 단결정층을 성장시키는 단계 이전에 상기 제1 절연 스페이서를 습식식각을 이용하여 제거하는 단계를 더 포함할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한 다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 1a는 본 발명의 실시예에 따른 자기정합에 의해 형성된 다중가교채널을 가진 반도체 소자를 나타낸 사시도이고, 도 1b 및 도 1c는 각각 도 1a의 1B-1B선 및 1C-1C선을 따라 자른 단면도들이다.
도 1a 내지 도 1c를 참조하면, 상측부에 소오스영역이 형성된 제1 반도체 기둥(32)은 반도체기판(10)의 바닥면(12)으로부터 일정한 높이로 돌출되어 있다. 상측부에 드레인영역이 형성된 제2 반도체 기둥(34)은 제1 반도체 기둥(32)에 대향하고, 바닥면(12)으로부터 일정한 높이로 돌출되어 있다. 제1 반도체 기둥(32)과 제2 반도체 기둥(34)의 돌출된 높이는 동일한 것이 바람직하다. 반도체기판(10)의 바닥면(12)은 반도체기판(10)의 표면으로부터 일정한 높이로 식각된 트렌치의 바닥면(12)일 수 있다. 참조부호 22는 활성영역을 정의하는 소자분리층을 가리킨다.
에피택시로 성장된 적어도 한쌍의 채널 반도체층(44)은 제1 반도체 기둥(32)의 상측부와 제2 반도체 기둥(34)의 상측부에 브릿지 형태로 연결된다. 채널 반도체층(44)은 제1 방향(도 1a의 X방향)으로 연장된다. 채널 반도체층(44)은 얇고 장방형의 형태를 가질 수 있다. 또한, 채널 반도체층(44)은 제1 반도체 기둥(32) 및 제2 반도체 기둥(34)의 상측부의 양단부에 연결될 수 있다. 채널 반도체층(44)의 상부면은 제1 반도체 기둥(32) 및 제2 반도체 기둥(34)의 상부면과 동일한 레벨을 이루는 것이 바람직하다.
본 실시예에서는 채널 반도체층(44)의 폭과 동일한 폭을 가지며 에피택시로 성장된 접합보조층(46)을 포함한다. 접합보조층(46)은 채널 반도체층(44) 사이에 형성되고, 게이트 전극층(52)과 제1 반도체 기둥(32)의 상측부 및 제2 반도체 기둥(34)의 상측부와 접촉된다. 즉, 접합보조층(46)은 상기 제1 방향과 직교하는 제2 방향(도 1a의 Y방향)을 갖는다. 채널 반도체층(44)과 접합보조층(46)은 서로 연결되어 동일한 폭과 높이를 가지면서 사각형의 빈 공간을 이루는 구조를 이룬다. 채널 반도체층(44)과 접합보조층(46)은 Si 에피택셜층일 수 있다.
제1 반도체 기둥(32) 및 제2 반도체 기둥(34) 상에는 각각 절연 마스크 패턴(30)이 패드산화막 패턴(28)을 게재하여 형성된다. 절연 마스크 패턴(30)의 대향하는 측벽상에는 제2 절연 스페이서(48)가 형성된다. 제2 절연 스페이서(48)와 절연 마스크 패턴(30) 사이에는 식각저지막(36)이 내재될 수 있다. 이에 따라, 제2 절연 스페이서(48)는 식각저지막(36)과 패드산화막 패턴(28)의 측벽을 덮으면서 접합보조층(46) 상에 위치한다. 제2 절연 스페이서(48)의 하부면은 에피택시로 성장된 접합보조층(46)의 폭과 동일한 폭을 가진다. 제2 절연 스페이서(48)의 형상은 하측의 폭이 상측으로 가면서도 일정하게 유지될 수 있으나, 상측으로 가면서 라운지되는 형태로 폭이 넓어질 수도 있다.
게이트 전극층(52)은 게이트 절연층(50)을 게재하여, 채널 반도체층(44)의 적어도 중앙 일부를 감싸는 형태를 가진다. 바람직하게는, 게이트 전극층(52)은 채널 반도체층(44)의 양측면과 상부면을 덮는 구조일 수 있다. 나아가, 게이트 전극 층(52)은 채널 반도체층(44)의 둘레를 감싸며, 대향하는 제2 절연 스페이서(48) 사이에 자기정합적으로 매립된다.
도 2a는 본 발명의 실시예에 따른 다중가교채널을 가진 반도체 소자를 설명하기 위해 가상적으로 소자분리층(22)의 일부를 제거하여 활성영역의 일부를 드러나도록 한 사시도이다. 도 2b는 도 2a의 채널 반도체층(44)을 덮는 게이트 전극층(52)이 형성된 상태를 나타낸 사시도이다.
도 2a 및 도 2b를 참조하면, 일부가 제거된 소자분리층(22a)의 내측에는 활성영역이 돌출되어 있다. 활성영역은 도 1a 내지 도 1c에서 설명한 채널 반도체층(44)과 접합보조층(46) 및 채널 반도체층(44)에 의해 분리된 제1 반도체 기둥(32)과 제2 반도체 기둥(34)을 구비한다. 게이트 전극층(52)은 접합보조층(46)을 노출시키면서 채널 반도체층(44)의 양측면과 상부면을 덮는다. 게이트 전극층(52)의 폭은 접합보조층(46) 사이의 간격과 같다. 이에 따라, 접합보조층(46) 및 제1 반도체 기둥(32)과 제2 반도체 기둥(34) 사이의 채널 반도체층(44)은 소오스/드레인 영역으로 이용될 수 있다. 본 발명의 실시예는 소오스/드레인 영역의 면적은 크게 확장되어 전기적 저항을 감소시킬 수 있다.
도 3a 내지 도 14a는 본 발명의 실시예에 따른 다중가교채널을 가진 반도체 소자의 제조 과정을 나타낸 사시도들이고, 도 3b 내지 도 14b는 도 3a의 A-A선을 따라 자른 단면도들이다.
도 3a 내지 도 4b를 참조하면, 예를 들어, 실리콘 단결정으로 이루어진 반도체기판(10)의 바닥면(12)으로부터 일정한 높이를 가지며 제1 방향(예를 들어, 도 1a의 X방향)으로 길게 연장된 벽체(16)를 형성한다. 벽체(16)는 반도체기판(10)으로 이루어져 있으며, 스트라이프 형상을 가질 수 있다. 즉, 반도체기판(10)의 바닥면(12)을 포함하는 트렌치(14)내에 절연물질을 매립하여 소자분리층(22)을 형성함으로써, 소자분리층(22)에 의해 둘러싸인 반도체기판(10)은 바닥면(12)으로부터 일정한 높이를 갖는 반도체기판(10)의 벽체(16)가 된다. 바닥면(12)은 소자분리층(22)을 형성하기 위해 제거된 반도체기판(10)의 식각된 면을 지칭한다.
소자분리층(22)은 산화물층 또는 질화물층 등의 다양한 절연물질층을 사용할 수 있으며, 본 실시예에서는 예를 들어 HDP(High Density Plasma) 산화막을 사용할 수 있다. 본 발명에서는 소자분리층(22)이 식각마스크로 사용하는 공정이 포함되므로 주변의 물질들과 식각선택비를 고려하여 소자분리층(22)의 물질을 선택한다.
소자분리층(22)을 형성하는 과정은 상세하게 도시하지 않지만, 반도체기판(10)의 표면 근방에 소자분리층(22)을 형성하는 일반적인 기술이다. 먼저, 반도체기판(10)의 표면상에 패드 산화물층(도시안됨)과 질화물층(도시안됨)을 형성한 후, 포토레지스트층을 이용한 일반적인 사진식각 기술을 적용하여 소자분리층(22)을 정의하는, 소자분리용 패드산화막 패턴(28) 및 질화막 패턴(20)으로 이루어진 마스크 패턴을 형성한다. 그후, 상기 마스크 패턴을 이용하여 반도체기판(10)을 일정한 깊이까지 이방성 건식식각하여 반도체기판(10)의 표면 근방에 트렌치(14)를 형성한다.
트렌치(14)내에 산화물 또는 질화물 등으로 이루어진 절연물질층을 매립한 후, 표면을 평탄화하고 마스크 패턴의 제거함으로써, 도 4a 및 도 4b에서 보여지는 바와 같이 반도체기판의 벽체의 측벽을 둘러싸는 소자분리층(22)이 형성된다.
도 5a 및 도 5b를 참조하면, 소자분리층(22)과, 소자분리층(22)에 의해 정의되는 벽체(16)를 형성한 후 전면에 마스크용 절연물질층(26)을 형성한다. 본 실시예에서 절연 마스크 패턴(30)의 물질층은 SiN 물질을 사용하였으나, 인접한 물질층과의 식각선택비 등을 고려하여 적절한 다른 물질층이 사용될 수 있음은 물론이다. 마스크용 절연물질층(26)은 아래에 마스크용 패드산화물질층(24)을 게재할 수 있다.
도 6a 및 도 6b를 참조하면, 사진식각 공정을 이용하여 반도체기판(10)의 벽체(16)가 연장되는 제1 방향과 직교하는 제2 방향으로 길게 확장되는 복수개의 절연 마스크 패턴(30)을 형성한다. 절연 마스크 패턴(30)은 다마신(damascene) 기법으로 후속되는 게이트전극층을 형성할 때 이용될 수 있는 것으로서, 서로 대향하는 한쌍의 절연 마스크 패턴(30) 사이의 이격된 거리를 제어함으로써 후술하는 게이트전극의 유효 채널길이의 조절을 용이하게 할 수 있다. 절연 마스크 패턴(30)의 하면에는 패드산화막 패턴(28)이 절연 마스크 패턴(30)과 동일한 측벽 프로파일을 가지면서 형성될 수 있다. 절연 마스크 패턴(30)과 소자분리층(22)의 안쪽에는 소자분리층(22)과 동일한 레벨의 상부면을 가진 벽체(16)가 노출된다.
다음에, 절연 마스크 패턴(30)을 포함하는 반도체기판(10)의 전면에, 식각저지막 물질층(도시안됨)을 블랭킷(blanket) 방식으로 증착한 다음, 이방성 건식식각을 이용하여 식각저지막(36)을 형성할 수 있다. 식각저지막(36)의 두께는 식각선택비를 고려하여 결정할 수 있다. 식각저지막(36)은 절연 마스크 패턴(30)과 패드산 화막 패턴(28)의 측벽을 덮는다. 경우에 따라서, 식각저지막(36)은 형성되지 않을 수 있다.
도 7a 및 도 7b를 참조하면, 절연 마스크 패턴(30)의 측벽을 덮는 식각저지막(36)과 소자분리층(22)을 식각마스크로 하여 이들 사이에 노출된 벽체(16)의 일부를 식각하여 개구부(31)를 형성한다. 개구부(31)에 의하여 벽체(16)의 상측부 일부는 서로 이격됨으로써 복수개의 반도체 기둥 형태인 제1 반도체 기둥(32)과 제2 반도체 기둥(34)으로 분리된다. 제1 반도체 기둥(32)과 제2 반도체 기둥(34)의 상측부는 각각 소오스 영역 또는 드레인 영역이 형성된다. 개구부(31)의 깊이는 이후에 형성될 채널 반도체층(도 21a의 44)의 면적과 직접 연관되므로 사전에 설계된 치수에 따라 설정된다. 즉, 개구부(31)의 깊이가 깊어지면 채널 반도체층의 면적은 넓어지고, 깊이가 얕아지면 채널 반도체층의 면적은 좁아진다.
도 8a 및 도 8b를 참조하면, 절연 마스크 패턴(30) 하부의 반도체 기둥과 소자분리층(22)에 의해 정의되는 개구부(31)가 형성된 반도체기판(10)의 전면에 절연물질층 증착한 후 전면 이방성 식각을 수행함으로써, 개구부(31)의 각 측벽과 식각저지막(36)의 측벽에 제1 절연 스페이서(38)를 형성한다. 제1 절연 스페이서(38)의 재질은 산화물 또는 질화물 등의 다양한 절연물질을 사용할 수 있다. 예를 들어, 질화물을 사용하는 경우에는 절연 마스크 패턴(30)과의 사이에 식각저지막(36)으로써 산화막을 더 형성할 수 있다. 반도체기판(10) 및 절연 마스크 패턴(30)과의 식각선택비를 고려하여 산화물을 사용할 수 있다. 만일, 제1 절연 스페이서(38)가 산화물이면, 도 6a에서 설명한 식각저지막(36)은 형성하지 않을 수 있다.
제1 절연 스페이서(38)의 두께는 상기한 절연 마스크 패턴(30)과 함께 후술되는 게이트전극의 유효 채널길이를 제어할 수 있는 요소가 되기 때문에 설계된 치수에 따라 정확히 형성하는 것이 중요하다. 또한, 제1 절연 스페이서(38)의 두께는 후술되는 채널 반도체층의 폭을 결정한다. 동일한 문턱전압을 갖기 위해서는 채널 반도체층의 폭이 같아야 하므로, 개구부(31)의 각 측벽에 제1 절연막 스페이서(38)의 두께는 일정한 것이 바람직하다.
도 9a 및 도 9b를 참조하면, 개구부(31)의 각 측벽에 형성된 제1 절연 스페이서(38)들에 의해 둘러싸인 형태로 노출된 반도체기판(10)상에 희생층(40)을 형성한다. 희생층(40)은 반도체소자의 최종 제품에는 존재하지 않지만, 제조 과정에서 일시적으로 이용될 수 있는 물질층이기 때문에 다양하게 선택할 수 있다. 희생층(40)은 반도체기판(10)과 유사한 격자상수를 가지면서 반도체기판(10)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 반도체기판(10)이 단결정 Si층인 경우에, 희생층(40)은 에피택시얼 SiGe층일 수 있다. 필요한 경우, 수소 어닐링을 이용하여 희생층(40)의 표면결함을 제거할 수 있다.
희생층(40)은 분자 빔 에피택시(Molecular Beam Epitaxy)법을 사용하여 형성할 수 있다. 희생층(40)을 성장시키기 위한 실리콘 소스 가스는 SiH4, SiH2Cl
2, SiCl4 또는 Si2H6 가스를 사용하며, 게르마늄 소스 가스는 GeH4
가스를 사용할 수 있다.
그러나 에피택시 성장 물질층이 아니더라도 반도체기판(10)을 구성하는 실리 콘층과 제1 절연 스페이서(38)를 구성하는 산화물층과의 선택적 식각이 가능하면 화학적 기상증착 또는 물리적 기상증착 등의 방법을 사용하여 희생층(40)을 형성할 수도 있다. 예를 들어 폴리실리콘층을 화학 기상증착한 후 열처리하고 적절한 식각 공정을 수행함으로써 희생층(40)을 형성할 수도 있다.
희생층(40)은 동일한 두께를 가진 제1 절연 스페이서(38)에 의해 정의되므로 한쌍의 반도체 기둥과 소자분리층(22)의 각 측면으로부터 동일한 간격을 유지한다. 희생층(40)의 상부면은 한쌍의 반도체 기둥의 상부면과 동일한 레벨을 이루는 것이 바람직하다.
도 10a 및 도 10b를 참조하면, 식각저지막(36), 소자분리층(22) 및 희생층(40)을 식각마스크로 하여 제1 절연 스페이서(38)를 습식식각을 이용하여 제거한다. 즉, 한쌍의 반도체 기둥과 소자분리층(22) 및 희생층(40)은 제1 방향과 제2 방향에 따라 동일한 간격만큼 이격되어 있다.
도 11a 및 도 11b를 참조하면, 제1 절연 스페이서(38)가 제거된 공간에 에피택시로 단결정층(42)을 성장시킨다. 본 실시예에서는 단결정 실리콘으로 이루어진 반도체기판(10)과의 정합성을 고려하여 에피택시로 성장된 실리콘층을 형성할 수 있다. 실리콘층을 성장시키기 위하여 사용하는 실리콘 소스 가스로는 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용할 수 있다.
도 12a 및 도 12b를 참조하면, 희생층(40)과 동일한 높이를 갖도록 단결정층(42)의 일부를 일반적인 방법으로 제거하여 희생층(40)의 상부면을 노출시킨다. 결 과적으로, 일부가 제거된 단결정층(42)은 제1 방향으로 연장된 한쌍의 반도체 기둥의 상측부와 브릿지 형태로 연결되는 채널 반도체층(44)과 제1 방향과 직교하면서 채널 반도체층(44) 사이에 형성되고 한쌍의 반도체 기둥에 접촉된 접합보조층(46)으로 나뉜다. 이어서, 접합보조층(46) 상에 접합보조층(46)의 두께와 동일하거나, 상측으로 갈수록 라운지되어 넓어지는 형상을 가진 제2 절연 스페이서(48)를 형성한다.
도 13a 및 도 13b를 참조하면, 희생층(40), 채널 반도체층(44), 제2 절연 스페이서(48)를 식각마스크로 하여 채널 반도체층(44) 바깥쪽의 소자분리층(22)을 식각하여 채널 반도체층(44)의 바깥쪽 측벽을 노출시킨다. 이어서, 희생층(40)을 제거하여 반도체기판(10)을 노출시킨다. 경우에 따라, 희생층(40)을 먼저 제거하고 채널 반도체층(44) 바깥쪽의 소자분리층(22)을 제거할 수 있다. 희생층(40)은 H2O2
, HF와 CH3COOH의 혼합액, 과초산을 포함하는 식각액 및 등방성 건식식각을 이용하여 제거될 수도 있다.
도 14a 및 도 14b를 참조하면, 제2 절연 스페이서(48) 사이 하부의 채널 반도체층(44)의 둘레를 따라 채널 반도체층(44) 상에 게이트 절연층(50)을 형성한다. 게이트 절연층(50)은 열산화막 및 고유전율을 갖는 절연막, 예를 들어 산화막, ONO막으로 이루어질 수 있다. 이어서, 게이트 절연층(50) 상에 게이트 전극층(52)을 형성한다. 게이트 전극층(52)은 비정질 폴리실리콘, 도핑된 폴리실리콘, 폴리-SiGe 및 도전성 금속 함유 물질 중에 선택된 단일층 또는 복합층으로 형성할 수 있 다. 도전성 금속 함유 물질은 텅스텐 또는 몰리브덴과 같은 금속, 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중에 선택된 적어도 하나의 층으로 이루어질 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 다중가교채널을 가진 반도체 소자 및 그 제조방법에 의하면, 자기정렬방식으로 게이트 전극층을 형성함에 따라 채널 반도체층과의 미스 얼라인을 배제할 수 있다.
또한, 동일한 두께를 가진 제1 절연 스페이서를 이용하여 동일한 문턱전압을 채널 반도체층을 형성할 수 있다.
Claims (19)
- 반도체기판의 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에 소오스영역이 형성된 제1 반도체 기둥;상기 제1 반도체 기둥에 대향하고, 상기 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에는 드레인영역이 형성된 제2 반도체 기둥;상기 제1 반도체 기둥의 상측부와 상기 제2 반도체 기둥의 상측부를 브릿지 형태로 연결하는 에피택시로 성장된 적어도 한쌍의 채널 반도체층;게이트 절연층을 게재하여, 상기 채널 반도체층의 적어도 중앙 일부를 감싸는 게이트 전극층; 및상기 채널 반도체층 사이에 형성되고, 상기 게이트 전극층과 상기 제1 반도체 기둥의 상측부 및 상기 제2 반도체 기둥의 상측부와 접촉되며, 상기 채널 반도체층의 폭과 동일한 폭을 가지며 에피택시로 성장된 접합보조층을 포함하는 다중가교채널을 가진 반도체 소자.
- 제1항에 있어서, 상기 제1 반도체 기둥과 상기 제2 반도체 기둥의 돌출된 높이는 동일한 것을 특징으로 하는 다중가교채널을 가진 반도체 소자.
- 제1항에 있어서, 상기 반도체기판의 바닥면은 반도체기판의 표면으로부터 일정한 높이로 식각된 트렌치 바닥면인 것을 특징으로 하는 다중가교채널을 가진 반도체 소자.
- 제1항에 있어서, 상기 제1 및 제2 반도체 기둥 상에는 각각 절연 마스크 패턴이 더 형성되어 있으며, 상기 각 절연 마스크 패턴의 대향하는 측벽상에는 제2 절연 스페이서가 더 형성되어 있는 것을 특징으로 하는 다중가교채널을 가진 반도체 소자.
- 제4항에 있어서, 상기 제2 절연 스페이서는 상기 에피택시로 성장된 접합보 조층의 폭과 동일한 폭을 가진 것을 특징으로 하는 다중가교채널을 가진 반도체 소자.
- 제4항에 있어서, 상기 제2 절연스페이서의 형상은 하측의 폭이 상측으로 가면서도 일정하게 유지되는 것을 특징으로 하는 다중가교채널을 가진 반도체 소자.
- 제1항에 있어서, 상기 채널 반도체층의 상부면은 상기 제1 및 제2 반도체 기둥의 상부면과 동일한 레벨을 이루는 것을 특징으로 하는 다중가교채널을 가진 반도체 소자.
- 제1항에 있어서, 상기 채널 반도체층은 상기 제1 및 제2 반도체 기둥의 상측부의 양단부를 연결하는 것을 특징으로 하는 다중가교채널을 가진 반도체 소자.
- 제1항에 있어서, 상기 게이트 전극층은 상기 채널 반도체층의 양측벽과 상부면을 감싸며, 상기 대향하는 제2 절연 스페이서 사이에 자기정합적으로 매립되는 것을 특징으로 하는 다중가교채널을 가진 반도체 소자.
- 제1항에 있어서, 상기 채널 반도체층과 상기 에피택시로 성장된 접합보조층은 Si 에피택셜층인 것을 특징으로 하는 다중가교채널을 가진 반도체 소자.
- 반도체기판의 바닥면으로부터 일정한 높이를 가지며 제1 방향으로 연장된 반도체 벽체를 형성하는 단계;상기 반도체 벽체를 둘러싸는 소자분리층을 형성하는 단계;상기 반도체 벽체의 일부를 제거하여 서로 대향하며 이격된 적어도 한쌍의 반도체 기둥을 형성하는 단계;상기 한쌍의 반도체 기둥 및 상기 소자분리층과 동일한 간격을 유지하며, 상기 한쌍의 반도체 기둥 사이에 위치하는 희생층을 형성하는 단계;상기 희생층과 상기 한쌍의 반도체 기둥 및 상기 소자분리층 사이에 에피택시로 단결정층을 성장시키는 단계;상기 단결경층의 높이를 상기 희생층의 높이와 동일하도록 상기 단결정층의 일부를 제거하여 상기 한쌍의 반도체 기둥의 서로 마주보는 상측부를 연결하는 브릿지 형태의 적어도 한쌍의 채널 반도체층과 상기 채널 반도체층 사이에 형성되며 상기 한쌍의 반도체 기둥과 각기 접촉되는 접합보조층을 형성하는 단계;상기 접합보조층을 덮는 제2 절연 스페이서를 형성하는 단계;상기 희생층을 제거하는 단계;상기 제2 절연 스페이서 사이 하부의 상기 채널 반도체층의 둘레를 따라 상기 채널 반도체층 상에 게이트 절연층을 형성하는 단계; 및상기 제2 절연 스페이서 사이 하부의 상기 채널 반도체층의 둘레를 따라 상기 게이트 절연층 상에 게이트 전극층을 형성하는 단계를 포함한 다중가교채널을 가진 반도체 소자의 제조방법.
- 제11항에 있어서, 상기 반도체 벽체의 일부를 제거하여 서고 대향되며 이격된 적어도 한쌍의 반도체 기둥을 형성하는 단계는,상기 반도체 벽체의 양측부 상에 상기 제1 방향과 직교하는 제2 방향을 따라 연장되며 이격된 적어도 한쌍의 절연 마스크 패턴을 형성하는 단계; 및상기 절연 마스크 패턴 및 상기 소자분리층을 식각마스크로 하여 상기 한쌍의 절연 마스크 패턴 사이에 노출된 상기 반도체 벽체의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 다중가교채널을 가진 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 한쌍의 절연 마스크 패턴을 형성하는 단계 이후에, 상기 절연 마스크 패턴의 측벽을 덮는 식각저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다중가교채널을 가진 반도체 소자의 제조방법.
- 제11항에 있어서, 상기 희생층은 SiGe 에피택셜층인 것을 특징으로 하는 다중가교채널을 가진 반도체 소자의 제조방법.
- 제11항에 있어서, 상기 한쌍의 반도체 기둥 사이에 위치하는 희생층을 형성하는 단계는,상기 한쌍의 반도체 기둥의 측벽, 상기 반도체 벽체의 저면 및 상기 제1 방향과 직교하는 제2 방향을 따라 연장되며 이격된 적어도 한쌍의 절연 마스크 패턴 의 측벽을 덮는 제1 절연 스페이서 물질층을 형성하는 단계;상기 제1 절연 스페이서 물질층을 이방성 건식식각을 이용하여 상기 반도체 벽체의 저면을 노출시키는 제1 절연 스페이서를 형성하는 단계; 및상기 제1 절연 스페이서 사이의 개구부에 희생층을 에피택시로 성장시키는 단계를 포함하는 다중가교채널을 가진 반도체 소자의 제조방법.
- 제15항에 있어서, 상기 제1 절연 스페이서 물질층은 질화막/산화막 또는 산화막 중에서 선택된 어느 하나인 것을 특징으로 하는 다중가교채널을 가진 반도체 소자의 제조방법.
- 제15항에 있어서, 상기 제1 절연 스페이서는 하측의 폭이 상측으로 가면서도 일정하게 유지되는 것을 특징으로 하는 다중가교채널을 가진 반도체 소자의 제조방법.
- 제15항에 있어서, 상기 제1 절연 스페이서의 폭은 상기 채널 반도체층의 길이를 결정하는 것을 특징으로 하는 다중가교채널을 가진 반도체 소자의 제조방법.
- 제11항에 있어서, 상기 한쌍의 반도체 기둥 및 상기 소자분리층 사이에 에피택시로 단결정층을 성장시키는 단계 이전에,상기 제1 절연 스페이서를 습식식각을 이용하여 제거하는 단계를 더 포함하 는 것을 특징으로 하는 다중가교채널을 가진 반도체 소자의 제조방법.
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| US20080012067A1 (en) * | 2006-07-14 | 2008-01-17 | Dongping Wu | Transistor and memory cell array and methods of making the same |
| FR2905800A1 (fr) * | 2006-09-11 | 2008-03-14 | St Microelectronics Crolles 2 | Realisation d'un transistor a effet de champ. |
| KR101835483B1 (ko) | 2011-12-09 | 2018-03-08 | 삼성전자주식회사 | 멀티-칩 패키지 및 그의 제조 방법 |
| US10790155B2 (en) * | 2018-06-27 | 2020-09-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor devices |
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| US6562665B1 (en) * | 2000-10-16 | 2003-05-13 | Advanced Micro Devices, Inc. | Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology |
| US6800910B2 (en) * | 2002-09-30 | 2004-10-05 | Advanced Micro Devices, Inc. | FinFET device incorporating strained silicon in the channel region |
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| KR100630723B1 (ko) * | 2004-12-06 | 2006-10-02 | 삼성전자주식회사 | 다중가교채널을 가진 반도체 소자 및 그 제조방법 |
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