KR20090089497A - 반도체 소자의 미세패턴 제조 방법 - Google Patents
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Abstract
본 발명은 노광장비의 한계를 극복하여 더욱 미세한 패턴을 형성하는 반도체 소자의 미세 패턴 형성 방법을 제공하기 위한 것으로, 이를 위해 피식각층 상에 복수의 희생막패턴을 형성하는 단계, 상기 희생막패턴의 폭을 감소시키는 트리밍(triming) 단계, 상기 희생막패턴의 양측에 하드마스크막패턴을 형성하는 단계, 상기 희생막패턴을 제거하는 단계 및 상기 하드마스크막패턴을 식각장벽으로 피식각층을 식각하는 단계를 포함함으로써, 반도체 소자의 집적도를 증가시키는 효과를 갖는다.
하드마스크막패턴, 스페이서, 집적도, 반도체 소자
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 제조 방법에 관한 것이다.
반도체 소자의 제조에 있어서, 미세 패턴의 형성 방법이 차지하는 비중이 점차 증가하고 있으며, 미세 패턴을 형성하기 위한 방법으로 두 번의 포토레지스트패턴 형성 공정을 진행하는 DPT(Double Patterning Technology)가 제안되었다.
도 1은 종래기술에 따라 DPT 공정을 진행한 후의 피식각층 패턴을 나타낸 공정단면도이다.
도 1을 참조하면, DPT 공정을 진행하여 복수의 하드마스크막패턴(3)을 형성하고, 이를 식각장벽으로 식각공정을 진행하여 피식각층패턴(2)을 형성한다. 도면 부호 (1)은 기판을 의미한다.
그러나, DPT 공정은 노광장비의 한계로 인해 점차 감소하는 반도체 소자의 집적도를 만족시키지 못하고 있으며, 이에 따라 보다 미세한 패턴의 형성 기술이 필요하게 되었다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 노광장비의 한계를 극복하여 더욱 미세한 패턴을 형성하는 반도체 소자의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 미세 패턴 제조 방법은 피식각층 상에 복수의 희생막패턴을 형성하는 단계, 상기 희생막패턴의 폭을 감소시키는 트리밍(triming) 단계, 상기 희생막패턴의 양측에 하드마스크막패턴을 형성하는 단계, 상기 희생막패턴을 제거하는 단계 및 상기 하드마스크막패턴을 식각장벽으로 피식각층을 식각하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 노광장비의 한계를 극복하여 극미세 패턴을 형성할 수 있으며, 이에 따라 반도체 소자의 집적도를 증가시키는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(11) 상에 피식각층(12)을 형성한 후, 피식각층(12) 상에 질화막(13), 산화막(14) 및 폴리실리콘막(15)을 형성한다. 여기서, 질화막(13)은 피식각층(12)을 식각하기 위한 하드마스크막으로 작용하고, 산화막(14)은 후속 공정에서 제거되는 희생막으로 작용하며, 폴리실리콘막(15)은 산화막(14)을 식각하기 위한 하드마스크막으로 작용한다.
이어서, 폴리실리콘막(15) 상에 제1반사방지막(16, Bottom Anti-Relection Coating)을 형성하고, 제1반사방지막(16) 상에 복수의 라인형(line type) 제1포토레지스트패턴(17)을 형성한다.
제1포토레지스트패턴(17)은 노광 및 현상 공정을 통해 형성되며, 이를 제1마스크 공정이라 한다.
그리고, DPT가 동일 선폭의 미세 패턴을 형성하기 위한 기술인바, 제1포토레지스트패턴(17)은 라인:스페이스 비율(line:space)이 1:3인 것이 바람직하다.
또한, 미세 패턴의 형성 과정상 패턴의 변화를 보다 용이하게 설명하기 위해, 제1포토레지스트패턴(17)의 폭을 100nm라 가정한다. 이때, 상술한 제1포토레지스트패턴(17)의 라인:스페이스 비율에 의해 제1포토레지스트패턴(17)은 100nm의 라인폭과 300nm의 스페이스폭을 갖는다. 또한, 위와 같은 제1포토레지스트패턴(17)의 라인폭과 스페이스폭은 노광장비의 한계에 의한 수치라 가정한다.
도 2b에 도시된 바와 같이, 제1포토레지스트패턴(17)을 식각장벽으로 제1반사방지막(16)을 식각한후, 폴리실리콘막(15)을 식각하여 폴리실리콘막패턴(15A)을 형성한다.
이어서, 제1포토레지스트패턴(17)과 제1반사방지막(16)을 제거한다.
도 2c에 도시되 바와 같이, 폴리실리콘막패턴(15A)이 형성된 기판 전면에 제2반사방지막(18)을 형성한 후, 제2반사방지막(18) 상에 복수의 라인형 제2포토레지스트패턴(19)을 형성한다.
제2반사방지막(18)은 폴리실리콘막패턴(15A) 사이를 채우며, 평평한 표면을 갖는다.
제2포토레지스트패턴(19)은 노광 및 현상 공정을 통해 형성되며, 이를 제2마스크 공정이라 한다. 그리고, 제2포토레지스트패턴(19)은 제1포토레지스트패턴(17)과 동일폭을 갖으며, 라인:스페이스 비율도 1:3인 것이 바람직하다.
도 2d에 도시된 바와 같이, 제2포토레지스트패턴(19)을 식각장벽으로 제2반사방지막(18)을 식각한 후, 제2포토레지스트패턴(19)과 폴리실리콘막패턴(15A)을 식각장벽으로 산화막(14)을 비등방성 식각하여 산화막패턴(14A)을 형성한다. 이때, 산화막패턴(14A)은 1:1의 라인:스페이스 비율로 형성된다. 이는 제1포토레지스트패턴(17)과 제2포토레지스트패턴(19)간 라인:스페이스 비율이 1:1이기 때문이다.
그리고, 산화막패턴(14A)은 제1포토레지스트패턴(17)과 동일폭을 갖는바, 100nm의 라인폭과 100nm의 스페이스폭을 갖는다.
도 2e에 도시된 바와 같이, 산화막패턴(14A)의 폭을 감소시키기 위해 트리밍(triming) 공정을 진행한다.
트리밍 공정은 식각대상물의 폭을 감소시키기 위해 진행하는 공정으로, 등방성 식각공정에 해당한다. 이를 위해 산화막패턴(14A)을 형성하는 공정에 비해 식각가스의 유량, 소스파워, 챔버압력 및 기판온도로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 증가시켜 진행한다. 예를 들어, 식각가스의 유량과 소스파워를 증가시켜 진행하거나, 식각가스의 유량, 소스파워 및 기판온도를 증가시켜 진행한다. 또는 식각가스의 유량, 소스파워, 챔버압력 및 기판온도 모두를 증가시켜 진행한다. 여기서, 소스파워는 식각가스를 바탕으로 식각플라즈마(etch plasma)를 발생시키기 위해 인가된 파워이다.
위와 같은 조건들 중, 선택된 적어도 어느 하나의 조건하에서 식각공정을 진행할 경우, 챔버내 식각플라즈마의 밀도가 증가되거나, 식각플라즈마의 활동성이 약화된다. 따라서, 식각대상물의 측벽이 식각되어 폭이 감소된다.
따라서, 산화막패턴(14A)의 폭은 감소되며, 산화막패턴(14A)의 상부에 제2반사방지막(18)과 제2포토레지스트패턴(19)이 존재하기 때문에 산화막패턴(14A)의 높이는 감소하지 않은 상태로 폭만 감소하게 된다. 이하, 폭이 감소된 산화막패턴(14A)의 도면부호를 (14B)로 변경하여 표기한다.
그리고, 트리밍 공정은 산화막패턴(14A)을 형성하는 공정을 진행한 챔버 내에서 진행할 수 있으며, 또는 다른 챔버에서 진행할 수 있다. 즉, 인시츄(in situ) 또는 익스시츄(ex situ)로 진행할 수 있다.
또한, 산화막패턴(14B)은 폭의 감소로 인해 1:3의 라인:스페이스 비율을 갖는 것이 바람직한데, 이는 트리밍 공정의 공정조건의 조절로서 가능하다. 바람직하게 산화막패턴(14B)은 50nm의 폭을 갖으며, 이에 따라 50nm의 라인폭 150nm의 스페이스폭을 갖는다.
이어서, 제2반사방지막(18)과 제2포토레지스트패턴(19)을 제거한다.
도 2f에 도시된 바와 같이, 산화막패턴(14B)의 양측벽에 하드마스크막패턴(20)을 형성한다.
하드마스크막패턴(20)은 산화막패턴(14B)이 형성된 기판의 단차를 따라 폴리실리콘막을 증착한 후, 비등방성 식각공정을 진행하여 형성한다. 따라서, 하드마스크막패턴(20)은 스페이서(spacer) 형상을 갖는다.
그리고, 산화막패턴(14B)과 하드마스크막패턴(20) 및 하드마스크막패턴(20)사이의 공간(21)의 폭은 1:1:1의 비율을 갖는다. 또한, 각각은 50nm의 폭을 갖는다.
이어서, 습식식각 공정을 진행하여 산화막패턴(14B)을 제거한다.
도 2g에 도시된 바와 같이, 하드마스크막패턴(20)을 식각장벽으로 질화막(13)을 식각하여 질화막패턴(13A)을 형성한다. 이때, 질화막패턴(13A)의 라인:스페이서 비율을 1:1인 것이 바람직하다.
이어서, 하드마스크막패턴(20)을 제거한다.
도 2h에 도시된 바와 같이, 질화막패턴(13A)을 식각장벽으로 피식각층(12)을 식각하여, 미세하게 패터닝된 복수의 피식각층패턴(12A)을 형성한다.
이때, 피식각층패턴(12A)은 50nm의 라인폭과 50nm의 스페이스폭을 갖는다. 이는 제1포토레지스트패턴(17)이 100nm의 라인폭과 150nm의 스페이스폭을 갖었던 점과 대조할 경우, 라인폭은 50nm가 감소하였고, 스페이스폭은 100nm가 감소한 것이다.
전술한 바와 같은 본 발명의 실시예는, DPT 공정으로 산화막패턴(14A)을 형성한 후, 트리밍 공정을 진행하여 산화막패턴(14A)의 폭을 감소시킨다. 이후, 폭이 감소된 산화막패턴(14B)의 양측에 하드마스크막패턴(20)을 형성하고, 하드마스크막패턴(20)을 식각장벽으로 질화막패턴(13)과 피식각층(12)을 식각하여 미세 패턴을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따라 DPT 공정을 진행한 후의 피식각층 패턴을 나타낸 공정단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 기판 12 : 피식각층
13 : 질화막(하드마스크막) 14 : 산화막(희생막)
15 : 폴리실리콘막(하드마스크막)
16, 18 : 반사방지막
17, 19 : 포토레지스트패턴
20A : 하드마스크막패턴
Claims (6)
- 피식각층 상에 복수의 희생막패턴을 형성하는 단계;상기 희생막패턴의 폭을 감소시키는 트리밍(triming) 단계;상기 희생막패턴의 양측에 하드마스크막패턴을 형성하는 단계;상기 희생막패턴을 제거하는 단계; 및상기 하드마스크막패턴을 식각장벽으로 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 제조 방법.
- 제1항에 있어서,상기 희생막패턴을 형성하는 단계는 비등방성 식각으로 진행하고, 상기 트리밍 단계는 등방성 식각으로 진행하는 반도체 소자의 미세 패턴 제조 방법.
- 제1항에 있어서,상기 트리밍 단계는, 상기 희생막패턴을 형성하는 단계에 비해, 식각가스의 유량, 소스파워, 챔버압력 및 기판온도로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 증가시켜 진행하는 반도체 소자의 미세 패턴 제조 방법.
- 제1항에 있어서,상기 트리밍 단계와 상기 희생막패턴을 형성하는 단계는 인시츄(in-situ) 또는 익스시츄(ex-situ)로 진행하는 반도체 소자의 미세 패턴 제조 방법.
- 제1항에 있어서,상기 하드마스크막패턴은 상기 희생막패턴이 형성된 기판 전면에 하드마스크막을 증착한 후, 비등방성 식각공정을 진행하여 형성하는 반도체 소자의 미세 패턴 제조 방법.
- 제1항에 있어서,상기 희생막패턴의 형성은 DPT(Double Patterning Technology) 공정으로 진행하는 반도체 소자의 미세 패턴 제조 방법.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8551888B2 (en) | 2010-11-23 | 2013-10-08 | Samsung Electronics Co., Ltd. | Method of forming patterns for semiconductor device |
| US10026614B2 (en) | 2016-01-26 | 2018-07-17 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device |
| CN109950141A (zh) * | 2019-04-18 | 2019-06-28 | 上海华力微电子有限公司 | 一种半导体结构的形成方法 |
| KR20200001461A (ko) * | 2018-06-27 | 2020-01-06 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스의 제조 방법 |
| US11978639B2 (en) | 2017-12-14 | 2024-05-07 | Tessera Llc | Two-color self-aligned double patterning (SADP) to yield static random access memory (SRAM) and dense logic |
-
2008
- 2008-02-19 KR KR1020080014690A patent/KR20090089497A/ko not_active Application Discontinuation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8551888B2 (en) | 2010-11-23 | 2013-10-08 | Samsung Electronics Co., Ltd. | Method of forming patterns for semiconductor device |
| US10026614B2 (en) | 2016-01-26 | 2018-07-17 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device |
| US11978639B2 (en) | 2017-12-14 | 2024-05-07 | Tessera Llc | Two-color self-aligned double patterning (SADP) to yield static random access memory (SRAM) and dense logic |
| KR20200001461A (ko) * | 2018-06-27 | 2020-01-06 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스의 제조 방법 |
| US10790155B2 (en) | 2018-06-27 | 2020-09-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor devices |
| US11342193B2 (en) | 2018-06-27 | 2022-05-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor devices |
| US11764068B2 (en) | 2018-06-27 | 2023-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing semiconductor devices |
| CN109950141A (zh) * | 2019-04-18 | 2019-06-28 | 上海华力微电子有限公司 | 一种半导体结构的形成方法 |
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