KR100934981B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은 피식각층 상에 하드마스크를 형성하는 단계; 상기 하드마스크 상에 알루미늄 산화막(Al2O3)을 형성하는 단계; 상기 알루미늄 산화막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 베리어로 상기 알루미늄 산화막을 식각하여 알루미늄 산화막 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 알루미늄 산화막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 알루미늄 산화막 패턴을 제거하는 단계; 및 상기 스페이서를 식각 베리어로 상기 하드마스크 및 상기 피식각층을 순차적으로 식각하여 피식각층 패턴을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 한번의 포토리소그라피 공정에 의해 형성된 희생막 패턴 양측벽에 스페이서를 형성하고 이 스페이서를 이용하여 피식각층 패턴을 형성함으로써 종래의 더블 패터닝 기술과 같은 정도의 미세 패턴을 구현하는 기술로서, 특히 상기 희생막 패턴으로 알루미늄 산화막을 이용함으로써 공정을 용이하게 하고 비용을 감소시킬 수 있다.
미세 패턴, 더블 패터닝, 알루미늄 산화막, 폴리실리콘 스페이서

Description

반도체 소자의 미세 패턴 형성 방법{METHOD FOR FORMING FINE PATTERN IN SEMICONDUCTOR DEVICE}
도1a 내지 도1h는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 피식각층 11 : 비정질 탄소막
12 : SiON막 13 : 알루미늄 산화막
14 : 포토레지스트 패턴 15a : 폴리실리콘 스페이서
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 패턴의 미세화는 필수적으로 요구되고 있 으나, 현재까지 개발된 노광 장비의 해상도(resolution) 한계로 인하여 40nm 이하의 미세 패턴을 갖는 소자를 구현하는 것은 어려운 실정이다.
이러한 문제를 해결하기 위하여 최근 2번의 포토리소그라피(photolithography) 공정을 이용하여 미세 패턴을 형성하는 더블 패터닝(double patterning) 기술이 제안되었다.
더블 패터닝 기술을 이용한 미세 패턴 형성 방법을 간략히 설명하면 다음과 같다.
우선, 피식각층 상에 하드마스크를 형성한 후, 이 하드마스크 상에 제1 포토레지스트를 도포하고 노광 및 현상 공정을 수행하여 제1 포토레지스트 패턴을 형성한다. 여기서, 제1 포토레지스트 패턴의 피치(pitch)는 목표하는 피식각층 패턴 피치의 두배 정도가 되기 때문에, 노광 한계 수준 이하의 선폭을 갖는 제1 포토레지스트 패턴을 용이하게 형성할 수 있다.
이어서, 제1 포토레지스트 패턴을 식각 베리어로 하드마스크를 식각하여 하드마스크 패턴을 형성한다.
이어서, 하드마스크 패턴을 포함하는 결과물의 전면에 제2 포토레지스트를 도포하고 노광 및 현상 공정을 수행하여 제2 포토레지스트 패턴을 형성한다. 여기서, 제2 포토레지스트 패턴은 제1 포토레지스트 패턴 사이의 스페이스(space)를 거의 동일하게 양분하는 위치에 형성되며, 제2 포토레지스트 패턴의 피치는 제1 포토레지스트 패턴과 마찬가지로 목표하는 피식각층 패턴 피치의 두배 정도가 되기 때문에, 노광 한계 수준 이하의 선폭을 갖는 제2 포토레지스트 패턴을 용이하게 형성 할 수 있다.
이어서, 하드마스크 패턴 및 제2 포토레지스트 패턴을 식각 베리어로 피식각층을 식각함으로써, 기존의 노광 장비를 이용하면서도 노광 한계를 극복하여 목표하는 미세 피치를 갖는 피식각층 패턴을 형성할 수 있다.
그러나, 이러한 더블 패터닝 기술은 다음과 같은 문제점을 갖는다.
피식각층 패턴의 선폭 균일성(uniformity)을 확보하기 위해서는 제1 포토레지스트 패턴과 제2 포토레지스트 패턴의 오버레이 정확도(overlay accuracy)가 확보되어야 하나, 현재의 노광 장비로는 이들 위치를 정확히 제어하기가 어려운 문제점이 있다.
또한, 두번의 포토리소그라피 공정을 수행하기 때문에, 공정 비용이 증가하고 첫번째 포토리소그라피 공정으로 형성된 하드마스크 패턴이 무너지는 현상이 발생하는 등의 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 한번의 포토리소그라피 공정에 의해 형성된 희생막 패턴 양측벽에 스페이서를 형성하고 이 스페이서를 이용하여 피식각층 패턴을 형성함으로써 종래의 더블 패터닝 기술과 같은 정도의 미세 패턴을 구현하는 기술로서, 특히 상기 희생막 패턴으로 알루미늄 산화막을 이용함으로써 공정을 용이하게 하고 비용을 감소시킬 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 미세 패턴 형성 방법은, 피식각층 상에 하드마스크를 형성하는 단계; 상기 하드마스크 상에 알루미늄 산화막(Al2O3)을 형성하는 단계; 상기 알루미늄 산화막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 베리어로 상기 알루미늄 산화막을 식각하여 알루미늄 산화막 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 알루미늄 산화막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 알루미늄 산화막 패턴을 제거하는 단계; 및 상기 스페이서를 식각 베리어로 상기 하드마스크 및 상기 피식각층을 순차적으로 식각하여 피식각층 패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1h는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도이다.
도1a에 도시된 바와 같이, 피식각층(10) 상에 비정질 탄소막(11) 및 SiON막(12)을 순차적으로 형성한다. 이때, 비정질 탄소막(11) 및 SiON막(12)은 후속 피식각층(10) 식각시 하드마스크로 작용하며, 비정질 탄소막(11)의 두께는 2500Å 정 도가 되고 SiON막(12)의 두께는 300Å 정도가 되는 것이 바람직하다.
이어서, SiON막(12) 상에 희생막으로 작용하는 알루미늄 산화막(Al2O3, 13)을 형성한다. 알루미늄 산화막(13)은 포토레지스트와의 식각 선택비 차이가 큰 물질이기 때문에, 이와 같이 희생막으로 알루미늄 산화막(13)을 이용하면 알루미늄 산화막(13)의 식각에 사용되는 포토레지스트의 두께를 감소시킬 수 있어 포토레지스트의 패터닝이 용이하고, 이러한 포토레지스트 패턴을 이용한 알루미늄 산화막(13)의 식각시 추가적인 하드마스크가 요구되지 않는 장점이 있다. 또한, 알루미늄 산화막(13)은 후속 세정(cleaning) 공정에 의해 쉽게 제거되는 장점이 있다. 알루미늄 산화막(13)이 두께는 500Å 정도가 되는 것이 바람직하다.
이어서, 알루미늄 산화막(13) 상에 포토레지스트를 도포한 후, 노광 및 현상 공정을 수행하여 포토레지스트 패턴(14)을 형성한다. 이때, 포토레지스트 패턴(14)의 피치(P)는 목표하는 피식각층 패턴 피치의 두배 정도가 되도록 형성한다. 따라서, 기존의 장비를 이용하여도 포토레지스트 패턴(14)의 선폭을 40nm 이하(예를 들어, 37nm)로 형성하는 것이 가능하다. 특히, 본 발명은 포토레지스트 패턴을 직접 이용하여 피식각층 패턴을 식각하는 종래의 더블 패터닝 기술과 달리 후속 스페이서를 이용하여 피식각층 패턴을 식각하는 기술을 이용하고 있으므로, 이러한 포토레지스트 패턴(14)의 선폭은 후속 피식각층 패턴의 스페이스(space) 폭이 된다.
도1b에 도시된 바와 같이, 포토레지스트 패턴(14)을 식각 베리어로 알루미늄 산화막(13)을 식각하여 알루미늄 산화막 패턴(13a)을 형성한다. 전술한 바와 같이, 알루미늄 산화막(13)과 포토레지스트 사이의 식각 선택비 차이가 크기 때문에 알루미늄 산화막 패턴(13a) 형성이 용이하다. 특히, 알루미늄 산화막(13)의 식각시 BCl3 가스를 사용하는 것이 더욱 바람직하다. BCl3 가스를 사용하면 포토레지스트와의 식각 선택비 차이를 더욱 증가시키면서 하부의 SiON막(12) 손실(loss)을 최소화할 수 있기 때문이다.
도1c에 도시된 바와 같이, 잔류하는 포토레지스트 패턴(14)을 제거한다. 포토레지스트 패턴(14)의 제거는 포토레지스트 스트립(PR(photoresist) strip) 공정으로 O2/N2 플라즈마를 사용하여 수행된다.
도1d에 도시된 바와 같이, 알루미늄 산화막 패턴(13a)을 포함하는 결과물의 전면에 스페이서용 물질막으로 폴리실리콘막(15)을 증착한다. 이와 같이 스페이서용 물질막으로 폴리실리콘막(15)을 이용하는 것은, 폴리실리콘막(15)의 스텝 커버리지(step coverage) 특성이 우수하고 증착이 550℃ 정도의 온도에서 이루어져 하부막에 대한 어택(attack)을 방지할 수 있으며, 아울러 SiON막(12)와의 식각 선택비 차이가 크기 때문이다. 증착되는 폴리실리콘막(15)의 두께는 37nm 이상이 되는 것이 바람직하다.
도1e에 도시된 바와 같이, 폴리실리콘막(15)에 대해 스페이서 식각(spacer etch)을 수행하여 알루미늄 산화막 패턴(13a)의 양측벽에 폴리실리콘 스페이서(15a)를 형성한다. 이때, 폴리실리콘 스페이서(15a)의 상부는 스페이서 식각시 어택을 받아 둥근(round) 형태가 되나, 그 하부는 측면이 수직 프로파일(vertical profile)을 갖도록 형성되어야 한다. 이는, 폴리실리콘 스페이서(15a)가 후속 피식각층 식각시 식각 베리어로 작용하는 경우 후속 피식각층 패턴의 선폭을 균일하게 조절하기 위함이다. 따라서, 폴리실리콘 스페이서(15a) 측면의 수직 프로파일을 갖는 하부 면적이 증가할수록 후속 피식각층 패턴 형성 공정에 유리하므로, 이를 위하여 스페이서 식각시 파워(power)와 사용되는 가스 유량을 감소시키는 것이 바람직하다. 측면이 수직 프로파일을 갖는 폴리실리콘 스페이서(15a)의 하부 폭은 40nm 이하(예를 들어, 37nm 정도)가 되는 것이 바람직하며, 그에 따라 후속 피식각층 패턴의 선폭이 40nm 이하(예를 들어, 37nm 정도)로 형성될 수 있다.
도1f에 도시된 바와 같이, 세정 공정을 수행하여 알루미늄 산화막 패턴(13a)을 제거한다. 특히, 상기 세정 공정은 50Å/min 정도의 습식 식각률을 갖도록 수행되는 것이 바람직하다. 이와 같이 상대적으로 느린 습식 식각률을 갖는 세정 공정으로 알루미늄 산화막 패턴(13a)을 제거하면, 폴리실리콘 스페이서(15a) 및 SiON막(12)에 대한 어택 발생을 방지할 수 있다.
본 도면의 공정 결과, SiON막(12) 상에는 후속 피식각층 패턴의 식각 베리어로 작용하는 폴리실리콘 스페이서(15a)만이 잔류하게 된다.
도1g에 도시된 바와 같이, 폴리실리콘 스페이서(15a)를 식각 베리어로 SiON막(12)을 식각하여 SiON막 패턴(12a)을 형성한다. 이때, SiON막(12)의 식각은 CF4 가스를 사용하여 수행되는 것이 바람직하다.
도1h에 도시된 바와 같이, 적어도 SiON막 패턴(12a)을 식각 베리어로 비정질 탄소막(11)을 식각하여 비정질 탄소막 패턴(11a)을 형성한다.
이어서, 본 명세서에서는 도시되지 않았으나, 적어도 비정질 탄소막 패턴(11a)을 식각 베리어로 피식각층(10)을 식각하여 40nm 이하(예를 들어, 37nm)의 미세 선폭 및 스페이스폭을 갖는 피식각층(10) 패턴을 형성할 수 있다.
이와 같이, 알루미늄 산화막 패턴(13a)의 양측벽에 자기정렬된(self-ligned) 폴리실리콘 스페이서(15a)를 이용하여 피식각층(10) 패턴을 형성할 수 있기 때문에, 한번의 포토리소그라피 공정으로 미세 선폭을 갖는 피식각층(10) 패턴 형성이 가능하여 종래의 더블 패터닝 기술에서 발생하는 오버레이의 문제 및 비용 증가의 문제가 발생하지 않는다. 아울러, 패터닝 및 제거가 용이한 알루미늄 산화막(13)을 희생막으로 이용함으로써 공정을 용이하게 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 한번의 포토리소그라피 공정에 의해 형성된 희생막 패턴 양측벽에 스페이서를 형성하고 이 스페이서를 이용하여 피식각층 패턴을 형성함으로써 종래의 더블 패터닝 기술과 같은 정도의 미세 패턴을 구현하는 기술로서, 특히 상기 희생막 패턴으로 알루미늄 산화 막을 이용함으로써 공정을 용이하게 하고 비용을 감소시킬 수 있다.

Claims (15)

  1. 피식각층 상에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 알루미늄 산화막(Al2O3)을 형성하는 단계;
    상기 알루미늄 산화막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 베리어로 상기 알루미늄 산화막을 식각하여 알루미늄 산화막 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 알루미늄 산화막 패턴의 양측벽에 스페이서를 형성하는 단계;
    상기 알루미늄 산화막 패턴을 제거하는 단계; 및
    상기 스페이서를 식각 베리어로 상기 하드마스크 및 상기 피식각층을 순차적으로 식각하여 피식각층 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 하드마스크는 비정질 탄소막 및 SiON막이 적층된 구조를 갖는
    반도체 소자의 미세 패턴 형성 방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 포토레지스트 패턴의 피치는 상기 피식각층 패턴의 목표 피치의 두배인
    반도체 소자의 미세 패턴 형성 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 알루미늄 산화막 패턴 형성 단계는,
    BCl3 가스를 사용하여 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  8. 제1항에 있어서,
    상기 포토레지스트 패턴 제거 단계는,
    O2/N2 플라즈마를 사용하는 포토레지스트 스트립 공정으로 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 스페이서 형성 단계는,
    상기 알루미늄 산화막 패턴을 포함하는 결과물의 전면에 스페이서용 물질막을 증착하는 단계; 및
    상기 스페이서용 물질막을 스페이서 식각하는 단계를 포함하는
    반도체 소자의 미세 패턴 형성 방법.
  10. 제9항에 있어서,
    상기 스페이서용 물질막은 폴리실리콘막인
    반도체 소자의 미세 패턴 형성 방법.
  11. 제1항 또는 제10항에 있어서,
    상기 스페이서의 하부는 측면이 수직 프로파일을 갖는
    반도체 소자의 미세 패턴 형성 방법.
  12. 삭제
  13. 제1항에 있어서,
    상기 알루미늄 산화막 패턴 제거 단계는,
    세정 공정으로 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  14. 삭제
  15. 삭제
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