JP5259380B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置の製造方法に関する。
従来、露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンを形成するための技術の一つとして、側壁加工プロセスの技術が提案されている（例えば、特許文献１参照）。側壁加工プロセスを用いて形成されたラインアンドスペースパターンには、側壁層形成に用いる芯材の形状誤差が要因となって、ライン部の位置ずれが生じる場合がある。側壁加工を用いて形成された下地パターンＡと、下地パターンＡに重ね合わせてパターンＢを形成する場合に、従来の手法では、側壁加工プロセスが要因となる位置ずれが下地パターンＡ内に生じていても、下地パターンＡ及びパターンＢの合わせずれが所定の合わせ規格に適合していれば、次工程へ流品されることとなる。下地パターンＡ内の位置ずれが考慮されない場合、歩留まりの劣化を引き起こす可能性が高くなる。また、側壁加工によって下地パターンＡに生じる可能性がある位置ずれ分を上乗せし、下地パターンＡ及びパターンＢの合わせ規格を一律に厳格化すると、合わせ精度が高い露光装置が必要となることにより、コスト増加を引き起こす。また、合わせ規格の厳格化により、リワーク率が悪化することになる。このようなことにより、生産性の低下が問題となる。
特開２００２−２８０３８８号公報
本発明は、側壁加工プロセスを用いて形成されたラインアンドスペースパターンを備える構成について、生産性の向上を可能とする、半導体装置の製造方法を提供することを目的とする。
本願発明の一態様によれば、第１のピッチのライン部及びスペース部を備える第１の層を形成し、第１の層のライン部の側壁に第２の層を形成し、第１の層を除去することにより、第１のピッチより小さい第２のピッチのライン部及びスペース部を備える第２の層を残存させ、第２のピッチのライン部及びスペース部を備える第１のパターン構造体を形成し、第１のパターン構造体のスペース部のうち、第１の層のライン部に由来する第１のスペース部の幅と、第１の層のスペース部に由来する第２のスペース部の幅とから、第１のパターン構造体のライン部の位置ずれ量を計測し、第１のパターン構造体と、第１のパターン構造体に重ね合わせて形成される第２のパターン構造体との合わせ規格を、位置ずれ量に基づいて動的に補正し、第１のパターン構造体及び第２のパターン構造体の合わせずれが、補正後の合わせ規格に適合するか否かを判定することを含む、半導体装置の製造方法が提供される。
本発明によれば、生産性の向上が可能となるという効果を奏する。
以下に添付図面を参照して、この発明に係る半導体装置の製造方法の実施の形態を詳細に説明する。
（第１の実施の形態）
図１〜図７は、半導体装置の製造工程のうち、側壁加工プロセスの手順を説明する断面模式図である。ここでは、配線材料からなるライン部を有する配線パターンを側壁加工プロセスにより形成する場合を例として説明する。図１に示す工程では、配線材料からなる被加工層１１を形成した基板上に犠牲層１２及びレジスト層１３を形成し、レジスト層１３をパターニングする。所望とする配線パターンのライン幅ｄに対して、レジスト層１３のライン幅、スペース幅をいずれも２ｄとする。
図２に示す工程では、レジスト層１３のライン幅が２ｄから半分のｄとなるまで、スリミング加工を施す。スリミング加工により、レジスト層１３は、ライン幅ｄ、スペース幅３ｄとなる。ここで、レジスト層１３のライン部及びスペース部のピッチを、第１のピッチｐ１とする。第１のピッチｐ１は、幅４ｄに相当する。なお、ライン幅ｄ、スペース幅３ｄのレジスト層１３は、スリミング加工を用いず直接パターニングすることにより形成しても良い。スリミング加工は、ライン幅ｄ、スペース幅３ｄのパターンを直接形成することが困難である場合に有用である。図３に示す工程では、レジスト層１３をマスクとして犠牲層１２をパターニングする。これにより、第１のピッチｐ１のライン部及びスペース部を備える犠牲層１２（第１の層）を形成する。
図４に示す工程では、被加工層１１及び犠牲層１２上に、側壁層１４を成膜する。側壁層１４の膜厚は、ｄとする。図５に示す工程では、犠牲層１２の表面が露出するまで側壁層１４をエッチバックすることにより、犠牲層１２を芯材として、犠牲層１２の側壁に幅ｄの側壁層１４（第２の層）が形成される。側壁層１４同士の間には、幅ｄのスペース部が形成される。図６に示す工程では、犠牲層１２を除去することにより、側壁層１４を残存させる。犠牲層１２が除去された部分は、幅ｄのスペース部となる。側壁層１４は、ライン幅及びスペース幅がいずれもｄのラインアンドスペースパターンとなる。ここで、側壁層１４のライン部及びスペース部のピッチを、第２のピッチｐ２とする。第２のピッチｐ２は、幅２ｄに相当し、第１のピッチｐ１の半分の長さとなる。
図７に示す工程では、側壁層１４をマスクとして被加工層１１をパターニングする。このようにして、第２のピッチｐ２のライン部及びスペース部を備える配線パターン構造体（第１のパターン構造体）を形成する。なお、第１のパターン構造体は、側壁加工プロセスにより絶縁層を形成したものであっても良い。この場合、被加工層１１を絶縁性材料として上述と同様の手順により絶縁層を形成しても良く、絶縁性材料を用いて形成された側壁層１４を絶縁層としても良い。絶縁層からなるラインアンドスペースパターンのうち、スペース部に配線材料層を形成することにより、配線パターン構造体を得られる。
図８及び図９は、側壁加工プロセスによって生じ得るライン部の位置ずれについて説明する図である。ここで、第１のパターン構造体のうち、第１の層である犠牲層１２のスペース部に由来するスペースを第１のスペース部、犠牲層１２のライン部に由来するスペース部を第２のスペース部とする。図８に示すグラフは、縦軸を第１のスペース部、第２のスペース部の幅、横軸をレジスト層１３（図２参照）のライン部の幅としている。レジスト層１３のライン幅は、例えばスリミング加工の加減によって誤差が生じる場合がある。レジスト層１３のライン幅が大きくなると、犠牲層１２のライン幅も大きくなる。犠牲層１２のライン幅が大きい場合、第１のスペース部の幅は小さくなり、第２のスペース部の幅は大きくなる。レジスト層１３のライン幅が小さくなると、犠牲層１２のライン幅も小さくなる。犠牲層１２のライン幅が小さい場合、第１のスペース部の幅は大きくなり、第２のスペース部の幅は小さくなる。このように、第１のパターン構造体における第２のピッチｐ２（図７参照）は必ずしも一定ではなく、ライン部の位置ずれによって変化することとなる。
図９に示すように、第１のパターン構造体のうちスペース部の中心位置Ｃ１は、レジスト層１３のライン幅の誤差によるずれは生じない。これに対して、第１のパターン構造体のうちライン部の中心位置Ｃ２は、レジスト層１３のライン幅の誤差により、ずれが生じることとなる。このため、レジスト層１３のライン幅に誤差が無ければ第１のスペース部の幅Ｓｘ、第２のスペース部の幅Ｓｙは等しく適正な状態となるのに対して、レジスト層１３のライン幅に誤差があれば第１のスペース部の幅Ｓｘ、第２のスペース部の幅Ｓｙが互いに異なる不適正な状態となる。
図１０（ａ）、（ｂ）は、第１のパターン構造体Ａ及び第２のパターン構造体Ｂの重ね合わせと、第１のパターン構造体Ａ内に生じたライン部の位置ずれとの関係を説明するものである。第２のパターン構造体Ｂは、第１のパターン構造体Ａへの合わせ露光を用いて形成する。第２のパターン構造体Ｂは、例えば配線パターンに合わせて、第１のパターン構造体Ａを含む全面を覆う絶縁膜中に形成されるコンタクトホールパターンである。図１０（ａ）に示すように、第１のパターン構造体Ａの第１のスペース部の幅Ｓｘと、第２のスペース部の幅Ｓｙとが等しい場合、パターンを構成する要素の中心位置同士が一致するように重ね合わせることが可能となる。
これに対して、図１０（ｂ）に示すように、第１のパターン構造体Ａの第１のスペース部の幅Ｓｘ、第２のスペース部Ｓｙの幅が互いに異なる不適正な状態である場合、パターンを構成する要素の中心位置同士にずれが生じることとなる。例えば、図示するように、第１のパターン構造体Ａのライン部に対して第２のパターン構造体Ｂのホールが左にずれる部分と右にずれる部分とが交互に生じる。隣接する２つのライン部のうちの一方についてコンタクトホールと中心位置を合わせることとすると、他方のライン部についてはコンタクトホールとのずれが大きくなってしまう。
図１１は、比較例である従来の製造工程の手順を説明するフローチャートである。ステップＳ１では、露光により、第１のパターン構造体Ａのパターン（パターンＡ）における芯材を形成する。上述した側壁加工プロセスでは、芯材は、図３に示す犠牲層１２である。ステップＳ２では、芯材を用いて以降の側壁加工プロセスを施す。これにより、第１のパターン構造体Ａが形成される。
得られた第１のパターン構造体Ａ上を含む全面に例えばコンタクトホールの形成されるべき絶縁膜を形成した後、ステップＳ３ではこの絶縁膜上にレジストを塗布し、合わせ露光により第２のパターン構造体Ｂのパターン（パターンＢ）をレジストに形成する。次に、ステップＳ４において、パターンＡとパターンＢとの合わせずれを計測する。ステップＳ５では、ステップＳ４において計測された合わせずれが合わせ規格（スペックＹ）に適合するか否かを判断する。合わせ規格に適合する場合（ステップＳ５、Ｙｅｓ）、ステップＳ６において次工程へ流品する。合わせ規格に適合しない場合（ステップＳ５、Ｎｏ）、ステップＳ３へ戻される（リワーク）。
第１のパターン構造体Ａ内に生じた位置ずれは修正する手段が無く、また位置ずれ量は製造品ごとにばらつくこととなる。側壁加工によって生じる可能性がある位置ずれ分を上乗せして、ステップＳ５で用いる合わせ規格（スペックＹ）を一律に厳格化すると、ステップＳ３において合わせ精度が高い露光装置が必要となることで、コストが増加することとなる。
図１２は、本発明の第１の実施の形態における製造工程の手順を説明するフローチャートである。ステップＳ１１では、露光により、パターンＡにおける芯材を形成する。ステップＳ１２では、芯材を用いて以降の側壁加工プロセスを施す。これにより、第１のパターン構造体Ａが形成される。次に、ステップＳ１３において、第１のパターン構造体Ａにおけるライン部の位置ずれ量を計測する。
位置ずれ量としては、図１０（ｂ）に示す第１のスペース部の幅Ｓｘと、第２のスペース部の幅Ｓｙとの差分の絶対値｜Ｓｘ−Ｓｙ｜を用いる。位置ずれ量の計測には、例えば、走査型電子顕微鏡（Scanning Electron Microscope；ＳＥＭ）、スキャットロメトリー、原子間力顕微鏡（Atomic Force Microscope；ＡＦＭ）等を用いる。なお、ここでは、第１のスペース部、第２のスペース部の区別を要しない。
ステップＳ１４では、計測された位置ずれ量に基づいて合わせ規格を補正する。補正後の合わせ規格（スペックＺ’）は、例えば、側壁加工以外の通常の加工に用いられる合わせ規格（スペックＺ）と位置ずれ量｜Ｓｘ−Ｓｙ｜との差分とする。位置ずれ量が無い場合（｜Ｓｘ−Ｓｙ｜＝０）、スペックＺ’はスペックＺと一致し、位置ずれ量が存在し得る最大値である場合、スペックＺ’は従来の側壁加工に用いられるスペックＹに一致する。スペックＹは、側壁加工によって生じる可能性がある位置ずれ量の最大値がスペックＺに上乗せされた合わせ規格となる。
全面に絶縁膜を形成した後、ステップＳ１５では、第１のパターン構造体Ａにレジストを塗布し、合わせ露光によりパターンＢを形成する。ステップＳ１６では、パターンＡとパターンＢとの合わせずれを計測する。ステップＳ１７では、ステップＳ１６において計測された合わせずれがスペックＺ’に適合するか否かを判断する。合わせずれがスペックＺ’に適合する場合（ステップＳ１７、Ｙｅｓ）、ステップＳ１８において次工程へ流品し、レジストをマスクとしてコンタクトホールのパターンＢを絶縁膜に転写する。スペックＺ’に適合しない場合（ステップＳ１７、Ｎｏ）、ステップＳ１５へ戻される（リワーク）。
なお、位置ずれ量は製造品ごとに計測することとし、合わせ規格の補正は、製造品ごとの位置ずれ量に基づいて動的に補正する。合わせ規格の補正は、通常の加工に用いられる合わせ規格からの位置ずれ量の差し引きとする場合に限られず、他の手法、例えば、二乗平均平方根（Root Mean Square）などを用いても良い。スペックＹに対して位置ずれ量｜Ｓｘ−Ｓｙ｜に応じた補正量を加算等することで合わせ規格を緩和しても良い。
本実施の形態によると、側壁加工プロセスによりラインアンドスペースを形成する場合の位置ずれを考慮した合わせずれの検査を可能とし、歩留まりを向上させる。また、合わせ規格の一律の厳格化を不要とすることによりリワーク率を低下させる。露光装置に求められる合わせ精度を抑制可能とすることで、コストの低減も可能となる。以上により、生産性が向上するという効果を奏する。本発明は、配線パターンにコンタクトホールパターンを重ね合わせる場合に限らず、ラインアンドスペースパターンにパターンを重ね合わせる構成の製造に、広く適用可能である。
（第２の実施の形態）
図１３は、第２の実施の形態について説明する概念図である。本実施の形態は、第１のパターン構造体Ａ上の複数の計測点における位置ずれ量に基づいて合わせ規格を補正することを特徴とする。例えば、図中上段左に示すように三つの計測点Ｐ１、Ｐ２、Ｐ３について位置ずれ量を計測した結果、レジストのスリミング加工の際のウェハ面内でのプロセスばらつき等に基づいて、上段右に示すように位置ずれ量が計測点Ｐ１、Ｐ３で大きく、計測点Ｐ２で小さかったとする。合わせ規格は、図中下段左に示す三つの計測点Ｐ１、Ｐ２、Ｐ３について、図中下段右に示すように計測点Ｐ１、Ｐ３で厳しく、計測点Ｐ２で緩くなるように、計測結果をそのまま反映させる。これにより、面内における位置ずれ量の大小に応じて、適切な合わせ規格への補正が可能となる。
本実施の形態では、位置ずれ量を計測した結果に基づいて、第１のパターン構造体Ａ上の位置ごとの位置ずれ量を推測し、推測された位置ずれ量に基づいて合わせ規格を補正することとしても良い。位置ずれ量の推測には、例えば、複数の計測点における計測結果を用いた多項式近似を用いる。これにより、少ない計測点における計測結果を用いて、適切な合わせ規格への補正が可能となる。なお、多項式近似の他にも、従来用いられるいずれの手法により位置ずれ量を推測することとしても良い。
（第３の実施の形態）
図１４は、第３の実施の形態における製造工程の手順を説明するフローチャートである。本実施の形態は、第２のパターン構造体Ｂを形成するための露光装置を、補正された合わせ規格に応じて選択することを特徴とする。ステップＳ２１では、露光により、パターンＡにおける芯材を形成する。ステップＳ２２では、芯材を用いて以降の側壁加工プロセスを施す。これにより、第１のパターン構造体Ａが形成される。次に、ステップＳ２３において、第１のパターン構造体Ａにおけるライン部の位置ずれ量を計測する。
ステップＳ２４では、計測された位置ずれ量に基づいて合わせ規格を補正する。ステップＳ２５では、パターンＡにパターンＢを合わせ露光するための露光装置を、補正された合わせ規格に応じて複数の露光装置から選択する。例えば、図１５に示すように、四つの露光装置Ａ、Ｂ、Ｃ、Ｄを予め用意する。用意される露光装置は、例えば、適した合わせ精度についての特性差が装置ごとに存在している。露光装置は、位置ずれ量に基づいて補正された合わせ規格（スペックＺ’）に必要な合わせ精度に応じて選択される。本実施の形態では、スペックＺ’に応じて最適な特性を持つ露光装置Ｂが選択されたとする。
全面に絶縁膜を形成した後、ステップＳ２６では、第１のパターン構造体Ａにレジストを塗布し、露光装置Ｂを用いた合わせ露光によりパターンＢを形成する。ステップＳ２７では、パターンＡとパターンＢとの合わせずれを計測する。ステップＳ２８では、ステップＳ２７において計測された合わせずれがスペックＺ’に適合するか否かを判断する。合わせずれがスペックＺ’に適合する場合（ステップＳ２８、Ｙｅｓ）、ステップＳ２９において次工程へ流品する。スペックＺ’に適合しない場合（ステップＳ２８、Ｎｏ）、ステップＳ２６へ戻される（リワーク）。本実施の形態では、補正された合わせ規格に適した露光装置を適宜選択可能とすることで、パターンＢの形成の効率化が可能となり、生産性の向上を図れる。
側壁加工プロセスの手順を説明する断面模式図である。 側壁加工プロセスの手順を説明する断面模式図である。 側壁加工プロセスの手順を説明する断面模式図である。 側壁加工プロセスの手順を説明する断面模式図である。 側壁加工プロセスの手順を説明する断面模式図である。 側壁加工プロセスの手順を説明する断面模式図である。 側壁加工プロセスの手順を説明する断面模式図である。 ライン部の位置ずれについて説明する図である。 ライン部の位置ずれについて説明する図である。 （ａ）、（ｂ）はパターンの重ね合わせとライン部の位置ずれとの関係を説明する図である。 従来の製造工程の手順を説明するフローチャートである。 第１の実施の形態における製造工程の手順を説明するフローチャートである。 第２の実施の形態について説明する概念図である。 第３の実施の形態における製造工程の手順を説明するフローチャートである。 露光装置の選択について説明する図である。
符号の説明
１１ 被加工層、１２ 犠牲層、１４ 側壁層。

Claims (5)

  1. 第１のピッチのライン部及びスペース部を備える第１の層を形成し、
    前記第１の層の前記ライン部の側壁に第２の層を形成し、前記第１の層を除去することにより、前記第１のピッチより小さい第２のピッチのライン部及びスペース部を備える前記第２の層を残存させ、
    前記第２のピッチのライン部及びスペース部を備える第１のパターン構造体を形成し、
    前記第１のパターン構造体のスペース部のうち、前記第１の層の前記スペース部に由来する第１のスペース部の幅と、前記第１の層の前記ライン部に由来する第２のスペース部の幅とから、前記第１のパターン構造体の前記ライン部の位置ずれ量を計測し、
    前記第１のパターン構造体と、前記第１のパターン構造体に重ね合わせて形成される第２のパターン構造体との合わせ規格を、前記位置ずれ量に基づいて動的に補正し、
    前記第１のパターン構造体及び前記第２のパターン構造体の合わせずれが、補正後の合わせ規格に適合するか否かを判定することを含む、半導体装置の製造方法。
  2. 前記第１のパターン構造体上の複数の計測点について前記位置ずれ量を計測し、前記計測点ごとの前記位置ずれ量に基づいて前記合わせ規格を補正する、請求項１に記載の半導体装置の製造方法。
  3. 前記位置ずれ量を計測した結果に基づいて、前記第１のパターン構造体上の位置ごとの前記位置ずれ量を推測し、推測された前記位置ずれ量に基づいて前記合わせ規格を補正する、請求項２に記載の半導体装置の製造方法。
  4. 前記第２のパターン構造体を形成するための露光装置を、補正後の前記合わせ規格に応じて複数の露光装置から選択する、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  5. スリミング加工を経て前記第１の層を形成する、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101670458B1 (ko) * 2010-06-25 2016-10-28 삼성전자주식회사 오버레이 계측 방법
JP2014174288A (ja) 2013-03-07 2014-09-22 Toshiba Corp 集積回路装置及びマスクレイアウトの作成方法
US9240321B2 (en) * 2013-08-05 2016-01-19 Kabushiki Kaisha Toshiba Mask having separated line patterns connected by a connecting pattern
US9793183B1 (en) * 2016-07-29 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for measuring and improving overlay using electronic microscopic imaging and digital processing

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3317582B2 (ja) * 1994-06-01 2002-08-26 菱電セミコンダクタシステムエンジニアリング株式会社 微細パターンの形成方法
JP2821441B2 (ja) * 1996-08-23 1998-11-05 山形日本電気株式会社 重ね合せずれ量の計測方法
JP4003317B2 (ja) * 1998-10-23 2007-11-07 ソニー株式会社 測定値検定方法および装置
JP2001272208A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 重ね合わせずれ検査装置、重ね合わせずれ検査用マークおよび重ね合わせずれ検査方法
JP3406302B2 (ja) * 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
EP1235109A1 (en) * 2001-02-23 2002-08-28 Infineon Technologies AG Method for exposing at least one or at least two semiconductor wafers
JP2002280388A (ja) 2001-03-15 2002-09-27 Toshiba Corp 半導体装置の製造方法
JP2002299202A (ja) * 2001-03-29 2002-10-11 Sony Corp 半導体装置の製造方法
TW569368B (en) * 2001-11-14 2004-01-01 Tokyo Electron Ltd Substrate inspecting apparatus, coating and developing apparatus, and substrate inspecting method
JP3711083B2 (ja) * 2002-04-12 2005-10-26 株式会社東芝 パターン形成方法
US7170604B2 (en) * 2002-07-03 2007-01-30 Tokyo Electron Limited Overlay metrology method and apparatus using more than one grating per measurement direction
JP2004153191A (ja) * 2002-11-01 2004-05-27 Renesas Technology Corp 半導体製造方法およびシステム
US7033903B2 (en) * 2004-02-18 2006-04-25 United Microelectronics Corp. Method and apparatus for forming patterned photoresist layer
US7065737B2 (en) * 2004-03-01 2006-06-20 Advanced Micro Devices, Inc Multi-layer overlay measurement and correction technique for IC manufacturing
JP2005285892A (ja) * 2004-03-29 2005-10-13 Matsushita Electric Ind Co Ltd 処理条件制御システムおよび処理条件制御方法
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7629259B2 (en) * 2005-06-21 2009-12-08 Lam Research Corporation Method of aligning a reticle for formation of semiconductor devices
KR100746619B1 (ko) 2006-06-28 2007-08-08 주식회사 하이닉스반도체 오버레이 버니어 키 및 오버레이 버니어 키의 형성방법
US7523439B2 (en) * 2006-07-11 2009-04-21 Tokyo Electron Limited Determining position accuracy of double exposure lithography using optical metrology
US7959818B2 (en) * 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
JP4009656B2 (ja) * 2006-09-28 2007-11-21 株式会社ルネサステクノロジ 半導体装置の製造方法
US7867912B2 (en) * 2007-02-20 2011-01-11 Qimonda Ag Methods of manufacturing semiconductor structures
US8072601B2 (en) * 2007-02-28 2011-12-06 Kabushiki Kaisha Toshiba Pattern monitor mark and monitoring method suitable for micropattern
JP2008233383A (ja) * 2007-03-19 2008-10-02 Toshiba Corp パターン作成方法、パターン作成プログラム、マスクの製造方法、および半導体装置の製造方法
KR100934981B1 (ko) * 2007-06-11 2010-01-06 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법

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