JP2014174288A - 集積回路装置及びマスクレイアウトの作成方法 - Google Patents
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Abstract
【解決手段】実施形態に係るマスクレイアウトの作成方法は、集積回路装置の配線を形成するための露光用マスクのマスクレイアウトの作成方法であって、前記露光マスクの初期レイアウトに含まれるパターンのエッジに基づいて形成される配線の形状を推定する工程と、前記推定された配線の形状が要件を満たさない場合に、前記エッジの形状を修正する工程と、を備える。
【選択図】図2
Description
先ず、第1の実施形態について説明する。
図1に示すように、本実施形態に係る集積回路装置1においては、シリコン基板等の半導体基板(図示せず)上に層間絶縁膜10が設けられており、その上に配線11が設けられている。配線11はリソグラフィ法によって形成されており、例えば、側壁法によって形成されている。
本実施形態は、集積回路装置の配線を製造するための露光マスクについて、マスクレイアウトを作成する方法である。
本実施形態においては、1回側壁法及びRIE(Reactive Ion Etching:反応性イオンエッチング)法によって配線を形成するためのマスクレイアウトを作成する。
図4に示すように、本実施形態における配線のレイアウトにおいては、一対の配線群22が設けられており、各配線群22においては、2n本(nは1以上の整数)の配線21_1〜21_2nがこの順に配列されているものとする。以下、配線21_1〜21_2nを総称して「配線21」ともいう。なお、他の構成部材についても同様に、個別表記と総称表記を併用する。一対の配線群22のレイアウトは、相互に線対称である。各配線21は一ヶ所で屈曲している。この配線レイアウトに含まれる配線の曲率半径は最小半径Rよりも大きく、配線の間隔は最小間隔Sよりも大きい。
次に、ステップS5に進み、エッジ24_kに基づいて形成される配線、この場合は、芯材パターン23_1のエッジ24_1に基づいて形成される配線21_1の形状を推定する。本実施形態においては、1回側壁法及びRIE法によって配線を形成するため、芯材パターン23に基づいて形成される芯材の側面上に形成される側壁がマスク材となり、マスク材の形状が配線21の形状となる。従って、配線21の形状はエッジ24の形状及び側壁の厚さ分布に依存する。エッジ24の形状は初期レイアウト20によって与えられるため、配線21の形状を推定するためには、側壁の厚さ分布を求めればよい。各位置における側壁の厚さは、その位置における側壁材料の堆積量によって決定される。
図3のステップS51並びに図5(a)及び(b)に示すように、初期レイアウトの芯材パターン23_1によって形成されるはずの芯材のレイアウトに基づいて、芯材の側面上の複数の点について、平面開口角θ1及びθ2を計算する。なお、図5(a)及び(b)においては、便宜上、芯材を芯材パターン23_1によって表し、芯材の側面をエッジ24_1によって表している。平面的な開口角θ1及びθ2から、立体的な開口角θを求める。開口角θとは、ある視点から見て、下地及び芯材によって遮られない視界の角度範囲を表す指標である。
具体的には、図6(c)に示すように、エッジ24_1の屈曲点24a付近において、配線21_1間の間隔を増加させるために、エッジ24_1を削り、緩やかに湾曲させる。このとき、エッジ24_1の曲率半径を側壁材料の堆積量Dよりも大きくすれば、配線21_1の幅は堆積量Dと等しいため、配線21_1の内側の側面の曲率半径が配線21_1の幅よりも大きくなる。これにより、配線21_1が湾曲する。
先ず、図2のステップS5に示すように、エッジ24_3上に形成される配線21_3の形状を推定する。推定の方法は上述のとおりである。
本実施形態も、前述の第2の実施形態と同様に、集積回路装置の配線をRIE法によって形成する場合に用いるマスクレイアウトの作成方法である。
但し、本実施形態においては、第2の実施形態とは異なり、配線は2回側壁法によって形成される。
次に、ステップS2に示すように、形成しようとする配線のレイアウトを設定する。
例えば、図10に示すように、この配線のレイアウトにおいては、4n本(nは1以上の整数)の配線21_1〜21_4nがこの順に配列されている。すなわち、配線21の本数は4の倍数である。そして、配線21_1〜21_4nからなる群22が、相互に線対称となるように、一対設けられている。
次に、ステップS5に進み、図9のステップS61〜S63に示す工程により、エッジ24_1に基づいて形成される2本の配線21_1及び21_2の形状を推定する。
そして、ステップS63に示すように、これらの第2側壁の形状を、2本の配線21_1及び21_2の形状と擬制する。これにより、芯材パターン23_1のエッジ24_1に基づいて形成される2本の配線21_1及び21_2の形状が推定される。
次に、図12(d)に示すように、4番目のエッジ24_4に基づいて形成される2本の配線21_7及び21_8の形状を推定し、これらの配線がステップS6〜S8に示す要件を満たすように、エッジ24_4の形状を修正する。そして、k=5とする。
図13(a)に示すように、本変形例においては、初期レイアウトにおいて、芯材パターン33_1及び33_2を設定する。芯材パターン33_1の形状は直線状であり、芯材パターン33_2の形状はL字状である。芯材パターン33_2の一部は芯材パターン33_1に対して平行に延び、屈曲点35において芯材パターン33_1から遠ざかる方向に向けて屈曲している。
図14(a)に示すように、本変形例においては、芯材パターン33_6及び33_7を設定する。芯材パターン33_6の形状はL字状であり、芯材パターン33_7の形状は直線状である。芯材パターン33_7の一端は、芯材パターン33_6の屈曲点の内側付近で終端している。このような芯材パターン33_6及び33_7を用いて、2回側壁法により配線を形成すると、芯材パターン33_7の終端部付近で配線間の間隔が狭くなってしまう。
また、前述の第2及び第3の実施形態においては、配線をRIE法によって形成する場合を示したが、これには限定されず、例えば、配線はダマシン法によって形成されてもよい。この場合は、芯材は絶縁膜上に形成する。また、マスク材は配線間のスペースに相当し、マスク材間の領域が配線に相当する。
本比較例においては、図15(a)に示す初期レイアウト30を修正することなく用いて2回側壁法及びRIE法を実施し、図15(b)に示す配線21を形成した。配線21においては、領域Aにおいて曲率半径rが最小半径R未満となった。また、領域Bにおいて配線21同士が接触し、ショート欠陥が発生した。
このように、初期レイアウトをそのまま用いて配線を形成すると、配線に予期されない不具合が発生する場合がある。
<2>上記手順<1>によって形状を推定された配線の曲率半径が所定値以上であるか否かを判定する手順(ステップS6)。
<3>上記手順<1>によって形状を推定された配線の間隔が所定値以上であるか否かを判定する手順(ステップS7)。
<4>上記手順<1>によって形状を推定された配線のリソグラフィが容易であるか否かを判定する手順(ステップS8)。
<5>上記手順<2>、<3>、<4>のいずれかの要件を満たさない場合に、一のエッジの形状を修正する手順(ステップS9)。
そして、プログラムは、上記手順<1>〜<5>を、形状を推定された配線が全ての上記要件を満たすまで繰り返し、この繰り返しを、初期レイアウトに含まれる全ての芯材パターンのエッジについて、エッジが配列された順番に実施する。
本実施形態は、最適化アルゴリズムを用いて初期レイアウトを修正することにより、マスクレイアウトを作成する例であり、2回側壁法により配線を形成することを前提としている。
図19に示すように、初期レイアウト40に含まれる芯材パターン23のエッジ24の一部について、その形状を修正し、新たなエッジ44とすることを想定する。このとき、芯材のエッジを修正する領域は、ステップS22において抽出された要修正部分を含む領域とする。
例えば、図20(a)に示すように、芯材パターンのエッジを階段状とする場合に、領域毎に、各段のX方向の幅を等しくしてもよい。これにより、分割の仕方を表す変数の数を減らすことができる。
又は、図21(b)に示すように、図21(a)に示す曲線を指数関数y=a×xb+cで表すこともできる。この場合、X座標及びY座標を表す変数は、a、b、cの3つで足りる。
更に、図16のステップS24において設定した変数のうち、コスト関数の値に及ぼす影響が少ないことが判明した変数は、1つの変数にまとめてもよい。
本実施形態は、最適化アルゴリズムを用いて初期レイアウトを修正することにより、マスクレイアウトを作成する例であり、側壁法を用いずに、通常のRIE法によって配線を形成することを前提としている。
本実施形態に係るマスクレイアウトの作成方法も、図16に示すフローチャートに従って実施する。
例えば、図25(b)に示すように、修正後の変数に基づいたシミュレーションによって得られた配線には、オープン欠陥、ショート欠陥、SRAF転写が発生せず、最大CDエラー量も小さくなったとする。この場合はコスト関数の値が高くなり、判定は合格(OK)となる。
<2>上記手順<1>で算出したコスト関数の値に基づいて、推定された配線の形状が上記要件を満たすか否かを判定する手順(ステップS27)。
<3>上記手順<2>において、上記要件を満たさないと判定された場合に、コスト関数の値が上記程度が向上する方向に変化するように、エッジの形状を表す変数を最適化アルゴリズムを用いて修正する手順(ステップS28)。
<4>上記手順<2>において、上記要件を満たすと判定された場合に、修正された変数の値に基づいてエッジの形状を修正する手順(ステップS29)。
側壁法によって集積回路装置の配線を形成するための露光用マスクのマスクレイアウトの作成方法であって、
芯材の側面における開口角に基づいて、前記側面上に堆積される側壁材料の堆積量の分布を求めることにより、前記露光マスクの初期レイアウトに含まれる芯材パターンの一のエッジに基づいて形成される配線の形状を推定する工程と、
前記形状を推定された配線が、前記配線の曲率半径が所定値以上であり、前記配線間の間隔が所定値以上であり、且つ、前記配線のリソグラフィが容易であるとの要件を満たさない場合に、前記一のエッジの形状を修正する工程と、
を備え、
前記推定する工程及び前記修正する工程を、前記形状を推定された配線が前記要件を満たすまで繰り返し、
前記繰り返しを、前記初期レイアウトに含まれる全ての前記芯材パターンのエッジについて、前記エッジが配列された順番に実施するマスクレイアウトの作成方法。
集積回路装置の配線を形成するための露光用マスクのマスクレイアウトの作成方法であって、
前記露光マスクの初期レイアウトに含まれるパターンのエッジに基づいて形成される配線の形状を推定する工程と、
前記推定された配線の形状が要件を満たさない場合に、前記エッジの形状を修正する工程と、
を備えたマスクレイアウトの作成方法。
前記推定する工程において、一の前記エッジに基づいて形成される配線の形状を推定し、
前記修正する工程において、前記一のエッジの形状を修正し、
前記推定する工程及び前記修正する工程を、前記形状を推定された配線が前記要件を満たすまで繰り返し、
前記繰り返しを、前記初期レイアウトに含まれる全てのエッジについて、前記エッジが配列された順番に実施する付記2記載のマスクレイアウトの作成方法。
前記推定する工程は、前記配線の形状が前記要件を満たす程度を表すコスト関数の値を算出する工程を有し、
前記修正する工程は、前記コスト関数の値が前記程度が向上する方向に変化するように、前記エッジの形状を表す変数を修正する工程を有する付記2または3に記載のマスクレイアウトの作成方法。
前記変数を修正する工程において、最適化アルゴリズムを用いる付記4記載のマスクレイアウトの作成方法。
複数の前記コスト関数を設定し、
前記変数を修正する工程において、応答曲面を利用する付記4または5に記載のマスクレイアウトの作成方法。
前記配線は側壁法によって形成され、
前記パターンは、前記側壁法に用いる芯材を形成するための芯材パターンであり、
前記推定する工程は、前記芯材の側面上に堆積される側壁材料の堆積量の分布を求める工程を有する付記2〜6のいずれか1つに記載のマスクレイアウトの作成方法。
前記堆積量の分布は、前記芯材の側面における開口角に基づいて求める付記7記載のマスクレイアウトの作成方法。
前記要件は、前記配線の曲率半径が所定値以上であることを含む付記2〜8のいずれか1つに記載のマスクレイアウトの作成方法。
前記要件は、前記配線間の間隔が所定値以上であることを含む付記2〜8のいずれか1つに記載のマスクレイアウトの作成方法。
前記要件は、前記配線のリソグラフィが容易であることを含む付記2〜8のいずれか1つに記載のマスクレイアウトの作成方法。
前記要件は、前記配線にオープン欠陥及びショート欠陥が無いことを含む付記2〜8のいずれか1つに記載のマスクレイアウトの作成方法。
集積回路装置の配線を形成するための露光用マスクのマスクレイアウトの作成プログラムであって、
コンピュータに、
前記露光マスクの初期レイアウトに含まれるパターンのエッジに基づいて形成される配線の形状を推定する手順と、
前記推定された配線の形状が要件を満たさない場合に、前記エッジの形状を修正する手順と、
を実行させるマスクレイアウトの作成プログラム。
第1の方向に延びる第1の直線部分と、
前記第1の方向に対して交差する第2の方向に延びる第2の直線部分と、
前記第1の直線部分と前記第2の直線部分との間に連結され、湾曲した湾曲部分と、
を有する配線を備えた集積回路装置。
前記配線は側壁法により形成された付記14記載の集積回路装置。
Claims (4)
- 側壁法によって集積回路装置の配線を形成するための露光用マスクのマスクレイアウトの作成方法であって、
芯材の側面における開口角に基づいて、前記側面上に堆積される側壁材料の堆積量の分布を求めることにより、前記露光マスクの初期レイアウトに含まれる芯材パターンの一のエッジに基づいて形成される配線の形状を推定する工程と、
前記形状を推定された配線が、前記配線の曲率半径が所定値以上であり、前記配線間の間隔が所定値以上であり、且つ、前記配線のリソグラフィが容易であるとの要件を満たさない場合に、前記一のエッジの形状を修正する工程と、
を備え、
前記推定する工程及び前記修正する工程を、前記形状を推定された配線が前記要件を満たすまで繰り返し、
前記繰り返しを、前記初期レイアウトに含まれる全ての前記芯材パターンのエッジについて、前記エッジが配列された順番に実施するマスクレイアウトの作成方法。 - 集積回路装置の配線を形成するための露光用マスクのマスクレイアウトの作成方法であって、
前記露光マスクの初期レイアウトに含まれるパターンのエッジに基づいて形成される配線の形状を推定する工程と、
前記推定された配線の形状が要件を満たさない場合に、前記エッジの形状を修正する工程と、
を備えたマスクレイアウトの作成方法。 - 前記推定する工程において、一の前記エッジに基づいて形成される配線の形状を推定し、
前記修正する工程において、前記一のエッジの形状を修正し、
前記推定する工程及び前記修正する工程を、前記形状を推定された配線が前記要件を満たすまで繰り返し、
前記繰り返しを、前記初期レイアウトに含まれる全てのエッジについて、前記エッジが配列された順番に実施する請求項2記載のマスクレイアウトの作成方法。 - 第1の方向から前記第1の方向に対して交差する第2の方向に向けて湾曲した湾曲部分を有する配線を備えた集積回路装置。
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US13/969,823 US9257367B2 (en) | 2013-03-07 | 2013-08-19 | Integrated circuit device, method for producing mask layout, and program for producing mask layout |
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---|---|---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020504320A (ja) * | 2016-11-18 | 2020-02-06 | ヴェンタナ メディカル システムズ, インク. | 基板配置精度を検出する方法およびシステム |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170061046A1 (en) * | 2015-09-01 | 2017-03-02 | Kabushiki Kaisha Toshiba | Simulation device of semiconductor device and simulation method of semiconductor device |
KR20200043585A (ko) * | 2018-10-17 | 2020-04-28 | 삼성전자주식회사 | 반도체 패턴의 광 근접 보정 오차 최소화 방법 및 장치 |
CN113643963B (zh) * | 2021-06-30 | 2024-05-14 | 长江存储科技有限责任公司 | 3d存储器件的栅线缝隙图案化方法及曝光掩模 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007033919A (ja) * | 2005-07-27 | 2007-02-08 | Toshiba Corp | 半導体装置の設計データ処理方法、そのプログラム、及び半導体装置の製造方法 |
JP2008235553A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | パターン作成方法、パターン検証方法およびプログラム |
JP2011043672A (ja) * | 2009-08-21 | 2011-03-03 | Toshiba Corp | パターン判定方法 |
JP2012002830A (ja) * | 2010-06-14 | 2012-01-05 | Toshiba Corp | パターン寸法算出方法およびパターン寸法算出プログラム |
JP2012204494A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5608816A (en) * | 1993-12-24 | 1997-03-04 | Matsushita Electric Industrial Co., Ltd. | Apparatus for inspecting a wiring pattern according to a micro-inspection and a macro-inspection performed in parallel |
US5675176A (en) * | 1994-09-16 | 1997-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device and a method for manufacturing the same |
US5939335A (en) | 1998-01-06 | 1999-08-17 | International Business Machines Corporation | Method for reducing stress in the metallization of an integrated circuit |
US6868175B1 (en) * | 1999-08-26 | 2005-03-15 | Nanogeometry Research | Pattern inspection apparatus, pattern inspection method, and recording medium |
DE10042929A1 (de) * | 2000-08-31 | 2002-03-21 | Infineon Technologies Ag | OPC-Verfahren zum Erzeugen von korrigierten Mustern für eine Phasensprungmaske und deren Trimmmaske sowie zugehörige Vorrichtung und integrierte Schaltungsstruktur |
US6649309B2 (en) * | 2001-07-03 | 2003-11-18 | International Business Machines Corporation | Method for correcting optical proximity effects in a lithographic process using the radius of curvature of shapes on a mask |
JP3615182B2 (ja) | 2001-11-26 | 2005-01-26 | 株式会社東芝 | 光近接効果補正方法及び光近接効果補正システム |
JP2003287868A (ja) * | 2002-03-27 | 2003-10-10 | Nec Corp | Opcマスク並びにレーザリペア装置 |
US20030188271A1 (en) * | 2002-04-02 | 2003-10-02 | Institute Of High Performance Computing | System and method for integrated circuit design |
US7243321B2 (en) * | 2004-04-07 | 2007-07-10 | Cadence Design Systems, Inc. | IC layout physical verification method |
JP4266189B2 (ja) | 2004-07-09 | 2009-05-20 | 株式会社東芝 | 半導体集積回路パターンの検証方法、フォトマスクの作成方法、半導体集積回路装置の製造方法、及び半導体集積回路パターンの検証方法を実現するためのプログラム |
US6996797B1 (en) * | 2004-11-18 | 2006-02-07 | International Business Machines Corporation | Method for verification of resolution enhancement techniques and optical proximity correction in lithography |
JP2008065246A (ja) | 2006-09-11 | 2008-03-21 | Nec Electronics Corp | レイアウトパターン補正装置、レイアウトパターン補正方法、及びプログラム |
JP2008176303A (ja) * | 2006-12-19 | 2008-07-31 | Nec Electronics Corp | マスク生成方法、マスク形成方法、パターン形成方法および半導体装置 |
JP2009049107A (ja) | 2007-08-16 | 2009-03-05 | Nec Electronics Corp | ダミーパターンの配置装置及びその配置方法、プログラム、並びに半導体装置 |
JP2010034402A (ja) * | 2008-07-30 | 2010-02-12 | Toshiba Corp | パターン形状予測方法 |
JP5259380B2 (ja) | 2008-12-24 | 2013-08-07 | 株式会社東芝 | 半導体装置の製造方法 |
JP2010257164A (ja) * | 2009-04-24 | 2010-11-11 | Renesas Electronics Corp | 半導体集積回路装置の設計方法およびプログラム |
JP2011119536A (ja) | 2009-12-04 | 2011-06-16 | Toshiba Corp | 半導体装置の製造方法 |
-
2013
- 2013-03-07 JP JP2013046012A patent/JP2014174288A/ja active Pending
- 2013-08-19 US US13/969,823 patent/US9257367B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007033919A (ja) * | 2005-07-27 | 2007-02-08 | Toshiba Corp | 半導体装置の設計データ処理方法、そのプログラム、及び半導体装置の製造方法 |
JP2008235553A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | パターン作成方法、パターン検証方法およびプログラム |
JP2011043672A (ja) * | 2009-08-21 | 2011-03-03 | Toshiba Corp | パターン判定方法 |
JP2012002830A (ja) * | 2010-06-14 | 2012-01-05 | Toshiba Corp | パターン寸法算出方法およびパターン寸法算出プログラム |
JP2012204494A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020504320A (ja) * | 2016-11-18 | 2020-02-06 | ヴェンタナ メディカル システムズ, インク. | 基板配置精度を検出する方法およびシステム |
US11600016B2 (en) | 2016-11-18 | 2023-03-07 | Ventana Medical Systems, Inc. | Method and system to detect substrate placement accuracy |
Also Published As
Publication number | Publication date |
---|---|
US9257367B2 (en) | 2016-02-09 |
US20140252639A1 (en) | 2014-09-11 |
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