CN113643963B - 3d存储器件的栅线缝隙图案化方法及曝光掩模 - Google Patents
3d存储器件的栅线缝隙图案化方法及曝光掩模 Download PDFInfo
- Publication number
- CN113643963B CN113643963B CN202110731776.0A CN202110731776A CN113643963B CN 113643963 B CN113643963 B CN 113643963B CN 202110731776 A CN202110731776 A CN 202110731776A CN 113643963 B CN113643963 B CN 113643963B
- Authority
- CN
- China
- Prior art keywords
- pattern
- gate line
- feature
- exposure mask
- line slit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000000059 patterning Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 229920002120 photoresistant polymer Polymers 0.000 claims description 87
- 239000010410 layer Substances 0.000 claims description 78
- 239000004020 conductor Substances 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 17
- 238000001459 lithography Methods 0.000 claims description 12
- 238000003384 imaging method Methods 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- 238000005457 optimization Methods 0.000 abstract description 2
- 239000000463 material Substances 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 15
- 230000003287 optical effect Effects 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 13
- 238000003860 storage Methods 0.000 description 12
- 230000007423 decrease Effects 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- 230000005641 tunneling Effects 0.000 description 7
- 238000013461 design Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 102100032401 Charged multivesicular body protein 2a Human genes 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 102100024827 Dynamin-1-like protein Human genes 0.000 description 1
- 101000943253 Homo sapiens Charged multivesicular body protein 2a Proteins 0.000 description 1
- 101000909218 Homo sapiens Dynamin-1-like protein Proteins 0.000 description 1
- 101100272590 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BIT2 gene Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 229910021357 chromium silicide Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- SQEHCNOBYLQFTG-UHFFFAOYSA-M lithium;thiophene-2-carboxylate Chemical compound [Li+].[O-]C(=O)C1=CC=CS1 SQEHCNOBYLQFTG-UHFFFAOYSA-M 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请公开了3D存储器件的栅线缝隙图案化方法及曝光掩模。该3D存储器件包括具有端部的结构特征。该曝光掩模包括：基板；以及位于所述基板上的掩模图案，所述掩模图案包括与所述结构特征相对应的特征图形，以及邻近所述特征图形的亚分辨率辅助图形，其中，所述亚分辨率辅助图形至少部分围绕所述特征图形的端部边角，以优化所述结构特征的端部形状。在3D存储器件中，采用该曝光掩模获得的栅线缝隙由于端部形状优化可以提高存储密度和可靠性。
Description
技术领域
本发明涉及存储器的制造技术，更具体地，涉及3D存储器件的栅线缝隙图案化方法及曝光掩模。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在3D存储器的制造方法中，采用多次图案化工艺形成3D存储器的沟道孔、栅线缝隙、导电通道、字线、位线结构特征。在图案化工艺中，采用光刻工艺将掩模图案转移至光致抗蚀剂层中，形成光致抗蚀剂图案，以及采用蚀刻工艺将光致抗蚀剂图案转移至半导体层、导电层、和/或绝缘层中，从而形成结构特征。然而，由于光学系统的衍射效应，掩模图案与光致抗蚀剂图案存在着差异。在掩模图案的设计中可以进行光学邻近效应修正(opticalproximity correction，缩写为OPC)，其中，采用计算方法设计掩模图案以补偿光学系统的衍射效应。随着器件结构特征的尺寸减小至临界尺寸，器件结构特征受光学衍射效应的影响越来越明显，光学邻近效应修正例如包括在掩模图案中的器件结构图案邻近区域设计亚分辨率辅助图形(sub-resolution assist features，缩写为SRAF)，以使相应的光致抗蚀剂图案符合光刻工艺窗口的要求。SRAF的图案尺寸接近光刻系统的成像分辨率，其对光起衍射作用以此来改变局部光强分布，但自身在适宜光刻条件下不会转移到光致抗蚀剂中。
期望进一步改进3D存储器件的图案化方法，利用SRAF优化器件结构特征的形状，以提高3D存储器件的存储密度和可靠性。
发明内容
本发明的目的是提供一种3D存储器件的栅线缝隙图案化方法及曝光掩模，其中，在掩模图案的开口端部边角添加L形的亚分辨率辅助图形以增大端部的曲率半径，从而可以获得形状优化的器件结构特征。
根据本发明的一方面，提供一种用于3D存储器件的曝光掩模，所述3D存储器件包括具有端部的结构特征，所述曝光掩模包括：基板；以及位于所述基板上的掩模图案，所述掩模图案包括与所述结构特征相对应的特征图形，以及邻近所述特征图形的亚分辨率辅助图形，其中，所述亚分辨率辅助图形至少部分围绕所述特征图形的端部边角，以优化所述结构特征的端部形状。
优选地，所述特征图形的端部包括至少两个边角，每个所述边角对应设置一个呈弯折结构、且围绕该边角设置的所述亚分辨率辅助图形。
优选地，每个所述亚分辨率辅助图形包括两个相互连接的条状图形，两个所述条状图形分别与对应的所述边角的两个侧边平行。
优选地，所述特征图形的端部为矩形图案，所述亚分辨率辅助图形的数量为两个，分别为第一L形图形和第二L形图形；所述第一L形图形、所述第二L形图形分别包括：沿着所述矩形图案的侧边延伸的第一条状图形，以及沿着所述矩形图案的顶边延伸的第二条状图形。
优选地，所述亚分辨率辅助图形包括与所述特征图形的端部的侧边一一对应设置的多个条状图形，多个所述条状图形连接在一起，以围绕所述特征图形的端部设置。
优选地，所述特征图形的端部为矩形图案，所述亚分辨率辅助图形包括三个所述条状图形，相邻的所述条状图形相互连接，构成围绕所述特征图形的端部设置的凹字形图案。
优选地，相互连接的两个所述条状图形构成靠近所述特征图形的内凹部和远离所述特征图形的外凸部，所述内凹部、所述外凸部分别包括连接在一起的至少两段折线；或者，所述内凹部、所述外凸部分别包括一段弧线。
优选地，所述亚分辨率辅助图形的宽度为1.5～2.5倍的光刻系统的成像分辨率。
优选地，所述亚分辨率辅助图形与所述特征图形的间距为20nm～30nm。
优选地，所述结构特征包括所述3D存储器中的开口和条带中的至少一种。
优选地，所述特征图形包括选自掩模层中的开口和条带的至少一种。
优选地，所述特征图形的中间部分的侧边为折线，以获得沿着所述特征图形的长度方向变化的宽度。
优选地，对应于所述掩模图案的光致抗蚀剂图案的特征图形的端部形状，与所述结构特征的端部形状相对应。
优选地，所述光致抗蚀剂图案的特征图形的端部形状为选自半圆形和圆弧形的任意一种。
优选地，所述结构特征的宽度大致等于临界尺寸，所述光致抗蚀剂图案的特征图形的端部形状随着临界尺寸的减小从半圆形变化至圆弧形，以维持曲率半径。
优选地，所述光致抗蚀剂图案的特征图形的端部和中间部的宽度大致相等。
根据本发明的另一方面，提供一种3D存储器件的栅线缝隙图案化方法，包括：在衬底上形成牺牲叠层结构以及光致抗蚀剂层；使用上述的曝光掩模，对所述光致抗蚀剂层进行曝光显影，形成光致抗蚀剂图案；经由所述光致抗蚀剂图案，蚀刻所述牺牲叠层结构以形成栅线缝隙。
优选地，所述牺牲叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层，所述栅线缝隙作为蚀刻通道和沉积通道，用于将所述多个牺牲层替换成多个栅极导体。
优选地，所述曝光掩模的图案设计用于优化所述栅线缝隙的端部形状，便于在形成多个栅极导体之后从所述栅线缝隙中去除导电材料。
根据本发明实施例的曝光掩模，其中，掩模图案包括与所述结构特征相对应的特征图形以及邻近所述特征图形的亚分辨率辅助图形，所述亚分辨率辅助图形至少部分围绕所述特征图形的端部边角。在光刻工艺中，曝光掩模的掩模图案转移到光致抗蚀剂层中形成光致抗蚀剂图案，在蚀刻工艺中，将光致抗蚀剂图案转移到半导体结构中形成结构特征。该曝光掩模的图案设计包括优化亚分辨率辅助图形的形状，以便在结构特征的宽度减小的情形下，结构特征仍然可以获得圆滑的端部。在3D存储器件中，采用该曝光掩模获得的栅线缝隙由于端部形状优化可以容易地去除栅线缝隙中的导电材料，从而提高存储密度和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2a和2b分别示出3D存储器件的一部分结构的透视图和俯视图。
图3示出根据对照例的3D存储器件制造方法使用的栅线缝隙掩模图案。
图4示出采用图3所示掩模图案曝光的光致抗蚀剂图案随着临界尺寸的形状变化。
图5a和5b分别示出根据对照例的3D存储器件制造方法使用的另一种栅线缝隙掩模图案及抗蚀剂图案。
图6a和6b分别示出根据对照例的3D存储器件制造方法使用的又一种栅线缝隙掩模图案及抗蚀剂图案。
图7示出根据本发明第一实施例的3D存储器件制造方法使用的栅线缝隙掩模图案。
图8示出采用图7所示掩模图案曝光的光致抗蚀剂图案随着临界尺寸的形状变化。
图9a和9b分别示出本发明第二实施例的3D存储器件制造方法使用的另栅线缝隙掩模图案及抗蚀剂图案。
图10示出采用根据本发明实施例和对照例的掩模图案获得的光致抗蚀剂图案的开口端部形状。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的沟道柱提供晶体管和存储晶体管的沟道区。在形成栅叠层结构的工艺中，首先形成包括多个牺牲层和多个层间绝缘层的牺牲叠层结构，然后形成贯穿牺牲叠层结构的栅线缝隙(gate line slit，缩写为GLS)，进一步地，经由栅线缝隙蚀刻去除牺牲层以及沉积导电材料形成栅极导体以替换牺牲层，从而形成栅叠层结构。
本申请的发明人注意到，随着3D存储器件的存储密度提高，栅线缝隙的宽度也越来越接近临界尺寸(critical dimension，缩写为CD)。在形成栅极导体之后需要去除栅线缝隙中的导电材料，然而，栅线缝隙端部仍然可能残留导电材料，有可能造成存储晶体管和选择晶体管的栅极短路而失效。因此，需要进一步改进栅线缝隙的端部形状以提高器件良率和可靠性。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个、64个等。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道区111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道区111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道区111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道区111用于提供控选择晶体管和存储晶体管的沟道区，沟道区111的掺杂类型与选择晶体管、存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道区111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道区111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道区111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道区111和阻挡介质层114。在沟道柱110中，沟道区111提供多个晶体管的源漏区和沟道区。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2a和2b分别示出3D存储器件的一部分结构的透视图和俯视图。为了清楚起见，在图2a和2b中未示出3D存储器件中的各个绝缘层。
3D存储器件200包括在衬底101堆叠的栅叠层结构以及贯穿栅叠层结构的沟道柱110。在图中仅示出栅叠层结构的多个栅极导体120，在图中未示出层间绝缘层。可以理解，在栅叠层结构中，相邻的栅极导体120之间彼此采用层间绝缘层彼此隔开。沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。堆叠的多个栅极导体120与沿着堆叠方向延伸的沟道柱110共同形成多个存储晶体管和选择晶体管。
栅线缝隙102沿着堆叠方向贯穿栅叠层结构。在形成栅叠层结构的工艺中，将牺牲叠层结构中的牺牲层替换成栅叠层结构的栅极导体，栅线缝隙102作为去除牺牲层的蚀刻通道以及沉积导电材料的沉积物通道。在沉积导电材料之后，进一步去除栅线缝隙102中的导电材料以及填充绝缘材料，使得不同层面的栅极导体彼此隔离。在图2b所示的实施例中，在每个栅极导体120的两端分别形成相应一条栅线缝隙102，两条栅线缝隙102是同一条直线上延伸且彼此隔开的两段特征图形，在每个栅极导体120的侧边开口。由于栅极导体120的形状与栅线缝隙102的形状互补，因此，栅极导体120呈H形。在一个替代实施例中，栅极导体120中的两条栅线缝隙102是彼此平行延伸且彼此错开的两段特征图形。在另一个替代实施例中，每个栅极导体120仅仅包括位于一个侧边附近的栅线缝隙，另一个侧边附近无栅线缝隙。在栅线缝隙102的端部可能残留导电材料，位于不同层面的存储晶体管和选择晶体管将会由于栅极短路而器件失效。优选地，栅线缝隙102的端部相对于中间部分的宽度增大，从而在形成栅叠层结构后尽可能减少栅线缝隙102中残留的导电材料。
尽管在图中未示出，然而，3D存储器件200还可以包括另一些栅线缝隙，将每个层面的栅极导体分割成为多条栅线。所述多条栅线经由相应的导电通道连接至相应的位线。
图3示出根据对照例的3D存储器件制造方法使用的栅线缝隙掩模图案。
曝光掩模10包括基板11以及位于基板11上的掩模图案，掩模图案包括与结构特征相对应的特征图形，掩模图案由形成在基板11上、且与基板11相对于光源不同光学特性的掩模材料限定，其中，基板11由透光材料组成，例如玻璃，掩模图案由不透光材料的掩模材料限定，例如铬或硅化钼。光致抗蚀剂按照显影特性可以分为正性和负性，前者在显影时曝光部分溶解于显影液中，后者在显影时未曝光部分溶解于显影液中。如果器件的结构特征为开口，简单理解，对于正性光致抗蚀剂而言，基板11上掩模图案的区域则为透光区，基板11上非掩模图案的区域则由不透光材料的掩模材料覆盖，由此限定出掩模图案；对于负性光致抗蚀剂而言，基板11上掩模图案的区域则由不透光材料的掩模材料覆盖，基板11上非掩模图案的区域则为透光区，由此限定出掩模图案。
在下文描述的对照例中，以采用正性光致抗蚀剂作为蚀刻曝光掩模形成3D存储器件的栅线缝隙进行示例说明。
如图3所示，掩模图案12包括与3D存储器的结构特征相对应的开口13。在光刻工艺中，采用曝光掩模10对光致抗蚀剂层进行曝光，然后对经曝光后的光致抗蚀剂层进行显影，光致抗蚀剂层经由开口13暴露的部分在显影液中去除以形成相应的开口，暴露出位于光致抗蚀剂层下方的膜层。在蚀刻工艺中，对光致抗蚀剂层曝光显影后暴露出来的膜层例如半导体结构中的半导体层、导电层、和/或绝缘层进行蚀刻以形成结构特征。该结构特征例如是3D存储器件的栅线缝隙，掩模图案12中的开口13是与栅线缝隙的形状大致相同的特征图形。该特征图形包括各自为矩形形状且彼此连接为一体的中间部分14和端部15。进一步地，该特征图形的端部15相对于中间部分14的宽度增大，以优化光致抗蚀剂图案中特征图形的端部形状。
图4示出采用图3所示掩模图案曝光的光致抗蚀剂图案随着临界尺寸的形状变化。在图4中，标记符号H140、H130和H120表示在临界尺寸依次减小的情形下光致抗蚀剂图案开口端部的不同宽度，其中，H140、H130、H120分别对应的临界尺寸依次减小，此时，H140、H130、H120分别对应的光致抗蚀剂图案开口端部的宽度也依次减小。
光刻系统例如包括光源、会聚透镜和投影物镜。在光刻工艺中，曝光掩模位于会聚透镜和投影物镜之间。光刻系统的光源发出用于曝光的光束，经由会聚透镜、曝光掩模10、以及投影物镜照射半导体结构表面的光致抗蚀剂层。光致抗蚀剂层对应于曝光掩模开口的部分在显影液中去除以形成相应的开口。然而由于光学系统的衍射效应，掩模图案与光致抗蚀剂图案存在着差异，此时，则可以采用计算方法模拟光致抗蚀剂图案，以实现根据模拟结果对光致抗蚀剂图案进行调整，进而获得较为合适的结构特征。
如图4所示，尽管掩模图案中特征图形的端部为矩形形状，但经光刻后，光致抗蚀剂图案中特征图形的端部通常为圆滑的半圆形状。随着临界尺寸的减小，光致抗蚀剂图案中特征图形的端部对应的曲率半径也相应减小(即，端部变尖)。相应的，对于利用掩模图案执行光刻、刻蚀后形成的栅线缝隙，其端部的曲率半径也随临界尺寸的减小而减小，在形成栅叠层结构的步骤之后，栅线缝隙的端部的容易残留导电材料造成失效。
因此，在3D存储器件的制造方法中面临的挑战是在栅线缝隙的临界尺寸减小的同时获得尽可能大的端部曲率半径。
图5a和5b分别示出根据对照例的3D存储器件制造方法使用的另一种栅线缝隙掩模图案及抗蚀剂图案。
曝光掩模20包括基板11以及位于基板11上的掩模图案22。基板11和掩模图案22由相对于光源不同光学特性的材料组成，以采用正性光致抗蚀剂为例，基板11由透光材料组成，掩模图案22由不透光材料组成。
如图5a和5b所示，掩模图案22包括与3D存储器的结构特征相对应的开口23。掩模图案22中的开口23是与栅线缝隙的形状大致相同的特征图形。该特征图形包括彼此连接为一体的中间部分24和端部25。中间部分24和端部25分别包括沿着特征图形的长度方向延伸的两个侧边。中间部分24的两个侧边与端部25的相应侧边连接。
进一步地，端部25还包括形成有缺口的顶边，整体呈凹字形。端部25的宽度大于中间部分24的宽度。
采用计算方法模拟光致抗蚀剂图案28。光致抗蚀剂图案28包括与掩模图案22中的开口23相对应且形状存在差异的开口。如图5a和5b所示，光致抗蚀剂图案28的开口端部为近似半圆形，与中间部分相比沿着特征图形的宽度方向的尺寸变大。该掩模图案设计虽然可以增大结构特征端部的曲率半径，但却导致结构特征端部的宽度过大，不利于提高3D存储器件的存储密度。
图6a和6b分别示出根据对照例的3D存储器件制造方法使用的又一种栅线缝隙掩模图案及抗蚀剂图案。
曝光掩模30包括基板11以及位于基板11上的掩模图案32。基板11和掩模图案32由相对于光源不同光学特性的材料组成。在该对照例中，采用正性光致抗蚀剂形成3D存储器件的栅线缝隙为例进行详细描述，基板11由透光材料组成，掩模图案32由不透光材料组成。
如图所示，掩模图案32包括与3D存储器的结构特征相对应的开口33。掩模图案32中的开口33是与栅线缝隙的形状大致相同的特征图形。该特征图形包括各自呈矩形且彼此连接为一体的中间部分34和端部35。中间部分34和端部35分别包括沿着特征图形的长度方向延伸的两个侧边。中间部分34的两个侧边与端部35的相应侧边连接。中间部分34的侧边为折线以获得朝着端部35方向逐渐减小的宽度。端部35的宽度大于中间部分34的宽度。
进一步地，掩模图案32还包括邻近端部35的侧边的亚分辨率辅助图形(即，SRAF)36。亚分辨率辅助图形36的透光特性与特征图形的透光特性相同。在采用正性光致抗蚀剂作为蚀刻曝光掩模形成3D存储器件的栅线缝隙的情形下，二者均为掩模图案32中的开口图形(即，透光图形)。在该对照例的掩模图案中，亚分辨率辅助图形36例如是矩形形状的开口，沿着特征图形的长度方向延伸。亚分辨率辅助图形36的图案尺寸接近光刻系统的成像分辨率。例如，亚分辨率辅助图形的宽度为1.5～2.5倍的光刻系统的成像分辨率，亚分辨率辅助图形与特征图形的间距为20nm～30nm。因此，亚分辨率辅助图形36对光起衍射作用以此来改变局部光强分布，但自身在适宜光刻条件下不会转移到光致抗蚀剂中。
采用计算方法模拟光致抗蚀剂图案38。光致抗蚀剂图案38包括与掩模图案32中的开口33相对应且形状存在差异的开口。如图6a和6b所示，光致抗蚀剂图案38的开口中间部分的宽度基本相同，但越接近光致抗蚀剂图案38的开口端部，开口中间部分的宽度逐渐减小，光致抗蚀剂图案38的开口端部为近似半圆形，且与中间部分整体的宽度相比，光致抗蚀剂图案38的开口端部在特征图形的宽度方向的尺寸变大。该掩模图案设计可以在一定程度上兼顾增大结构特征端部的曲率半径和减小宽度尺寸的要求，但随着临界尺寸进一步减小，抗蚀剂图案的开口端部曲率也会减小，因而不能应用于新一代3D存储器件的制造方法中。
图7示出根据本发明第一实施例的3D存储器件制造方法使用的栅线缝隙掩模图案。
曝光掩模40包括基板11以及位于基板11上的掩模图案42。基板11和掩模图案42由相对于光源不同光学特性的材料组成，以采用正性光致抗蚀剂为例，基板11由透光材料组成，掩模图案42由不透光材料组成。
如图7所示，掩模图案42包括与3D存储器的结构特征相对应的开口43。掩模图案42中的开口43是与栅线缝隙的形状大致相同的特征图形。该特征图形包括各自为矩形形状且彼此连接为一体的中间部分44和端部45。中间部分44和端部45分别包括沿着特征图形的长度方向延伸的两个侧边。中间部分44的两个侧边与端部45的相应侧边连接。中间部分44的侧边为折线以获得朝着端部45方向逐渐减小的宽度。端部45的宽度大于中间部分44的宽度。
进一步地，掩模图案42还包括邻近端部45的边角的亚分辨率辅助图形(即，SRAF)46。亚分辨率辅助图形46的透光特性与特征图形的透光特性相同。在采用正性光致抗蚀剂作为蚀刻曝光掩模形成3D存储器件的栅线缝隙的情形下，二者均为掩模图案42中的开口图形(即，透光图形)。在该实施例的掩模图案中，亚分辨率辅助图形46例如是两个彼此隔开的L形形状的开口，分别包括沿着端部45的侧边延伸的第一条状图形和端部45的顶边延伸的第二条状图形，第一条状图形和第二条状图形彼此连接以形成L形的拐角。亚分辨率辅助图形46的图案尺寸接近光刻系统的成像分辨率。例如，亚分辨率辅助图形的宽度为1.5～2.5倍的光刻系统的成像分辨率，亚分辨率辅助图形与特征图形的间距为20nm～30nm。因此，亚分辨率辅助图形46对光起衍射作用以此来改变局部光强分布，但自身在适宜光刻条件下不会转移到光致抗蚀剂中。
图8示出采用图7所示掩模图案曝光的光致抗蚀剂图案随着临界尺寸的形状变化。在图8中，标记符号H50、H40、H30、H20和H10表示在临界尺寸依次减小的情形下光致抗蚀剂图案开口端部的不同宽度。
在光刻工艺中，光刻系统的光源发出用于曝光的光束，经由曝光掩模40照射待刻蚀膜层表面的光致抗蚀剂层上。光致抗蚀剂层对应于曝光掩模开口的部分在显影液中去除，以形成相应的开口。由于光学系统的衍射效应，掩模图案与光致抗蚀剂图案存在着差异。
采用计算方法模拟光致抗蚀剂图案。如图8所示，尽管掩模图案中特征图形的端部为矩形形状，但光致抗蚀剂图案中特征图形的端部为圆滑的半圆形状。将曲线H50、H40、H30、H20和H10进行对比，随着临界尺寸的减小，光致抗蚀剂图案的开口中间部分宽度减小，端部宽度也相应减小，并且端部仍然维持较大的曲率半径，即，端部形状从半圆形变化成圆弧形。在形成栅叠层结构的步骤之后，光致抗蚀剂图案的开口端部形状优化在蚀刻工艺中转移至结构特征中，栅线缝隙的端部形状也相应优化，从而在形成栅极导体后容易从栅线缝隙中去除导电材料，以提高3D存储器件的良率和可靠性。
图9a和9b分别示出本发明第二实施例的3D存储器件制造方法使用的栅线缝隙掩模图案及抗蚀剂图案。
曝光掩模50包括基板11以及位于基板11上的掩模图案52。基板11和掩模图案52由相对于光源不同光学特性的材料组成，以采用正性光致抗蚀剂为例，基板11由透光材料组成，掩模图案52由不透光材料组成。
如图所示，掩模图案52包括与3D存储器的结构特征相对应的开口53。掩模图案52中的开口53是与栅线缝隙的形状大致相同的特征图形。该特征图形包括彼此连接为一体的中间部分54和端部55。中间部分54和端部55分别包括沿着特征图形的长度方向延伸的两个侧边。中间部分54的两个侧边与端部55的相应侧边连接。中间部分54的侧边为折线以获得朝着端部55方向逐渐减小的宽度。端部55的宽度大于中间部分54的宽度。
进一步地，掩模图案52还包括邻近端部55的边角的亚分辨率辅助图形(即，SRAF)56。亚分辨率辅助图形56的透光特性与特征图形的透光特性相同。在采用正性光致抗蚀剂作为蚀刻曝光掩模形成3D存储器件的栅线缝隙的情形下，二者均为掩模图案52中的开口图形(即，透光图形)。在该实施例的掩模图案中，亚分辨率辅助图形56例如是两个L形形状的开口连接在一起形成的一个凹字形开口，包括沿着端部55的两个侧边延伸的第一条状图形和第二条状图形，以及沿着端部55的顶边延伸的第三条状图形，第一条状图形、第二条状图形分别与第三条状图形连接以形成L形的拐角。亚分辨率辅助图形56的图案尺寸接近光刻系统的成像分辨率。例如，亚分辨率辅助图形的宽度为1.5～2.5倍的光刻系统的成像分辨率，亚分辨率辅助图形与特征图形的间距为20nm～30nm。因此，亚分辨率辅助图形56对光起衍射作用以此来改变局部光强分布，但自身在适宜光刻条件下不会转移到光致抗蚀剂中。
采用计算方法模拟光致抗蚀剂图案58。光致抗蚀剂图案58包括与掩模图案52中的开口53相对应且形状存在差异的开口。如图9a和9b所示，尽管掩模图案的特征图形的端部为矩形形状，但光致抗蚀剂图案的特征图形的端部为圆滑的半圆形状。随着临界尺寸的减小，光致抗蚀剂图案的开口中间部分宽度减小，端部宽度也相应减小，并且端部仍然维持较大的曲率半径，即，端部形状从半圆形变化成圆弧形。在形成栅叠层结构的步骤之后，光致抗蚀剂图案的开口端部形状优化在蚀刻工艺中转移至结构特征中，栅线缝隙的端部形状也相应优化，从而在形成栅极导体后容易从栅线缝隙中去除导电材料，以提高3D存储器件的良率和可靠性。
图10示出采用根据本发明实施例和对照例的掩模图案获得的光致抗蚀剂图案的开口端部形状。在图中，标记符号a和b分别表示根据本发明实施例的掩模图案，标记符号c和d分别表示根据对照例的掩模图案。
根据本发明实施例和对照例的掩模图案，分别包含不同形状的亚分辨率辅助图形。掩模图案a和b分别是根据上述第一实施例和第二实施例的曝光掩模中的掩模图案。在掩模图案c中，亚分辨率辅助图形是在开口端部侧边延伸的两个特征图形。在掩模图案d中，亚分辨率辅助图形是在开口端部顶边延伸的一个特征图形。
采用计算方法模拟采用不同掩模图案进行光刻获得的光致抗蚀剂图案。如图10所示，尽管掩模图案的特征图形的端部为矩形形状，但光致抗蚀剂图案的特征图形的端部为圆滑的半圆形状。在对照例的掩模图案c和d中，掩模图案d中的亚分辨率辅助图形甚至使得开口端部变得更尖。与对照例的掩模图案c和d相比，根据本发明实施例的掩模图案a和b获得的光致抗蚀剂图案的开口端部的形状均获得优化，端部形状为半圆形或圆弧形，并且维持较大的曲率半径。在形成栅叠层结构的步骤之后，光致抗蚀剂图案的开口端部形状优化在蚀刻工艺中转移至结构特征中，栅线缝隙的端部形状也相应优化，从而在形成栅极导体后容易从栅线缝隙中去除导电材料，以提高3D存储器件的良率和可靠性。
在上文描述的实施例中，描述了采用正性光致抗蚀剂作为蚀刻曝光掩模形成3D存储器件的栅线缝隙。然而，不论是3D存储器件中的结构特征，还是光致抗蚀剂的显影特性，均不受特定实施例的限制。3D存储器件的结构特征既可以是栅线缝隙之类的开口，还可以是矩形孔或椭圆形孔，也可以是位线之类的条带，可以统称为“结构特征”。对于3D存储器件中的不同结构特征，如果线条宽度接近临界尺寸，则可以采用本发明的图案设计方法优化结构特征的端部形状。例如，在对位线的端部形状优化的情形下，可以减小寄生电容而提高存储器的读写速度。
在上述描述的实施例中，描述了曝光掩模中的亚分辨率辅助图形的形状包括两个彼此隔开的L形形状的开口，或者两个L形形状的开口连接在一起形成的一个凹字形开口。在一个替代实施例中，亚分辨率辅助图形包括与特征图形的端部的侧边一一对应设置的多个条状图形，多个条状图形连接在一起，以围绕特征图形的端部设置。在另一个替代实施例中，亚分辨率辅助图形可以是围绕特征图形的边角处的呈弯折结构的图形。例如，每个亚分辨率辅助图形包括两个相互连接的条状图形，两个条状图形分别与对应的边角的两个侧边平行。例如，相互连接的两个条状图形构成靠近特征图形的内凹部和远离特征图形的外凸部，内凹部、外凸部分别包括连接在一起的至少两段折线；或者，内凹部、外凸部分别包括一段弧线。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (11)
1.一种用于3D存储器件的曝光掩模，所述3D存储器件包括具有端部的栅线缝隙，所述曝光掩模包括：
基板；以及
位于所述基板上的掩模图案，所述掩模图案包括与所述栅线缝隙相对应的特征图形，以及邻近所述特征图形的亚分辨率辅助图形，
其中，所述特征图形的端部相对于中间部分的宽度增大，所述亚分辨率辅助图形包括分别围绕所述特征图形的相应端部边角的第一L形图形和第二L形图形，以增大所述栅线缝隙的端部曲率半径，便于在形成多个栅极导体之后从所述栅线缝隙中去除导电材料。
2.根据权利要求1所述的曝光掩模，其中，所述特征图形的端部为矩形图案，所述第一L形图形、所述第二L形图形分别包括：沿着所述矩形图案的侧边延伸的第一条状图形，以及沿着所述矩形图案的顶边延伸的第二条状图形。
3.根据权利要求1所述的曝光掩模，其中，所述亚分辨率辅助图形的宽度为1.5～2.5倍的光刻系统的成像分辨率。
4.根据权利要求1所述的曝光掩模，其中，所述亚分辨率辅助图形与所述特征图形的间距为20nm～30nm。
5.根据权利要求1所述的曝光掩模，其中，所述特征图形包括选自掩模层中的开口和条带的至少一种。
6.根据权利要求1所述的曝光掩模，其中，所述特征图形的中间部分的侧边为折线，以获得沿着所述特征图形的长度方向变化的宽度。
7.根据权利要求1所述的曝光掩模，其中，所述曝光掩模用于形成光致抗蚀剂图案，所述光致抗蚀剂图案的特征图形的端部形状为选自半圆形和圆弧形的任意一种。
8.根据权利要求7所述的曝光掩模，其中，所述栅线缝隙的宽度大致等于临界尺寸，所述光致抗蚀剂图案的特征图形的端部形状随着临界尺寸的减小从半圆形变化至圆弧形，以维持曲率半径。
9.一种3D存储器件的栅线缝隙图案化方法，包括：
在衬底上形成牺牲叠层结构以及光致抗蚀剂层；
使用根据权利要求1至8中任一项所述的曝光掩模，对所述光致抗蚀剂层进行曝光显影，形成光致抗蚀剂图案；
经由所述光致抗蚀剂图案，蚀刻所述牺牲叠层结构以形成栅线缝隙。
10.根据权利要求9所述的栅线缝隙图案化方法，其中，所述牺牲叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层，所述栅线缝隙作为蚀刻通道和沉积通道，用于将所述多个牺牲层替换成多个栅极导体。
11.根据权利要求10所述的栅线缝隙图案化方法，其中，所述曝光掩模的图案设计用于增大所述栅线缝隙的端部曲率半径，便于在形成多个栅极导体之后从所述栅线缝隙中去除导电材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110731776.0A CN113643963B (zh) | 2021-06-30 | 2021-06-30 | 3d存储器件的栅线缝隙图案化方法及曝光掩模 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110731776.0A CN113643963B (zh) | 2021-06-30 | 2021-06-30 | 3d存储器件的栅线缝隙图案化方法及曝光掩模 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113643963A CN113643963A (zh) | 2021-11-12 |
| CN113643963B true CN113643963B (zh) | 2024-05-14 |
Family
ID=78416396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110731776.0A Active CN113643963B (zh) | 2021-06-30 | 2021-06-30 | 3d存储器件的栅线缝隙图案化方法及曝光掩模 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113643963B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10301256A (ja) * | 1997-04-24 | 1998-11-13 | Nittetsu Semiconductor Kk | 露光用マスク及び半導体装置の製造方法 |
| KR20070050223A (ko) * | 2005-11-10 | 2007-05-15 | 동부일렉트로닉스 주식회사 | 반도체 소자의 마스크 |
| JP2009025646A (ja) * | 2007-07-20 | 2009-02-05 | Fujitsu Microelectronics Ltd | フォトマスク及び半導体装置の製造方法 |
| KR20100079146A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 라인 패턴의 ｏｐｃ방법 |
| CN102129166A (zh) * | 2010-01-12 | 2011-07-20 | 中芯国际集成电路制造(上海)有限公司 | 亚分辨率辅助图形的设置以及光刻掩膜版的制作方法 |
| KR20120093718A (ko) * | 2011-02-15 | 2012-08-23 | 에스케이하이닉스 주식회사 | 콘택홀 패턴의 광 근접효과 보정의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법 |
| JP2014194960A (ja) * | 2013-03-28 | 2014-10-09 | Dainippon Printing Co Ltd | ナノインプリント用テンプレート、ナノインプリント用テンプレートを用いたパターン形成方法、およびナノインプリント用テンプレートの製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7473523B2 (en) * | 2005-08-10 | 2009-01-06 | International Business Machines Corporation | Systems and methods for modifying features in a semi-conductor device |
| JP2007240949A (ja) * | 2006-03-09 | 2007-09-20 | Elpida Memory Inc | マスクデータ作成方法及びマスク |
| US7675201B2 (en) * | 2006-07-25 | 2010-03-09 | Asml Netherlands B.V. | Lithographic apparatus with planar motor driven support |
| US8103985B2 (en) * | 2007-11-02 | 2012-01-24 | Cadence Design Systems, Inc. | Method and system for implementing controlled breaks between features using sub-resolution assist features |
| JP2014174288A (ja) * | 2013-03-07 | 2014-09-22 | Toshiba Corp | 集積回路装置及びマスクレイアウトの作成方法 |
| CN105446072B (zh) * | 2014-08-26 | 2019-11-01 | 中芯国际集成电路制造(上海)有限公司 | 掩模版及其形成方法 |
| KR20160028742A (ko) * | 2014-09-04 | 2016-03-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| CN109917616B (zh) * | 2017-12-12 | 2022-07-05 | 中芯国际集成电路制造(北京)有限公司 | 用于双重图案化的掩模版的制作方法及双重图案化方法 |
-
2021
- 2021-06-30 CN CN202110731776.0A patent/CN113643963B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10301256A (ja) * | 1997-04-24 | 1998-11-13 | Nittetsu Semiconductor Kk | 露光用マスク及び半導体装置の製造方法 |
| KR20070050223A (ko) * | 2005-11-10 | 2007-05-15 | 동부일렉트로닉스 주식회사 | 반도체 소자의 마스크 |
| JP2009025646A (ja) * | 2007-07-20 | 2009-02-05 | Fujitsu Microelectronics Ltd | フォトマスク及び半導体装置の製造方法 |
| KR20100079146A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 라인 패턴의 ｏｐｃ방법 |
| CN102129166A (zh) * | 2010-01-12 | 2011-07-20 | 中芯国际集成电路制造(上海)有限公司 | 亚分辨率辅助图形的设置以及光刻掩膜版的制作方法 |
| KR20120093718A (ko) * | 2011-02-15 | 2012-08-23 | 에스케이하이닉스 주식회사 | 콘택홀 패턴의 광 근접효과 보정의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법 |
| JP2014194960A (ja) * | 2013-03-28 | 2014-10-09 | Dainippon Printing Co Ltd | ナノインプリント用テンプレート、ナノインプリント用テンプレートを用いたパターン形成方法、およびナノインプリント用テンプレートの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113643963A (zh) | 2021-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6596578B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7716617B2 (en) | Semiconductor device, method for making pattern layout, method for making mask pattern, method for making layout, method for manufacturing photo mask, photo mask, and method for manufacturing semiconductor device | |
| US8158333B2 (en) | Manufacturing method of semiconductor device | |
| KR101077453B1 (ko) | 반도체 소자의 패턴 형성 방법 | |
| US7662721B2 (en) | Hard mask layer stack and a method of patterning | |
| US6964832B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20080162781A1 (en) | Method, apparatus, and system for flash memory | |
| TW202013673A (zh) | 積體電路 | |
| JP4704015B2 (ja) | 半導体装置及び半導体記憶装置の製造方法 | |
| US8021933B2 (en) | Integrated circuit including structures arranged at different densities and method of forming the same | |
| KR102370728B1 (ko) | 반도체 장치의 제조방법 | |
| US20080042171A1 (en) | Transistor arrangement, sense-amplifier arrangement and methods of manufacturing the same via a phase shift mask | |
| CN113643963B (zh) | 3d存储器件的栅线缝隙图案化方法及曝光掩模 | |
| US8569838B2 (en) | Control of local environment for polysilicon conductors in integrated circuits | |
| JP2006310376A (ja) | 半導体集積回路装置の製造方法 | |
| US11921419B2 (en) | Optical proximity correction method and method of fabricating a semiconductor device using the same | |
| US11238208B2 (en) | Methods for optical proximity correction and methods of fabricating semiconductor device using the same | |
| CN115274410A (zh) | 3d存储器件的结构特征图案化方法及曝光掩模 | |
| JP4004721B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US11963348B2 (en) | Integrated circuit read only memory (ROM) structure | |
| JP2006173186A (ja) | 半導体装置、パターンレイアウト作成方法および露光マスク | |
| US20240176227A1 (en) | Optical proximity correction method and photomask fabrication method using the same | |
| US7125807B2 (en) | Method for manufacturing non-volatile memory cells on a semiconductor substrate | |
| CN118112881A (zh) | 制造光掩模的方法和制造半导体器件的方法 | |
| US7838203B1 (en) | System and method for providing process compliant layout optimization using optical proximity correction to improve CMOS compatible non volatile memory retention reliability |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |