KR20120093718A - 콘택홀 패턴의 광 근접효과 보정의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법 - Google Patents

콘택홀 패턴의 광 근접효과 보정의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20120093718A
KR20120093718A KR1020110013460A KR20110013460A KR20120093718A KR 20120093718 A KR20120093718 A KR 20120093718A KR 1020110013460 A KR1020110013460 A KR 1020110013460A KR 20110013460 A KR20110013460 A KR 20110013460A KR 20120093718 A KR20120093718 A KR 20120093718A
Authority
KR
South Korea
Prior art keywords
pattern
layout
contact hole
target pattern
target
Prior art date
Application number
KR1020110013460A
Other languages
English (en)
Inventor
이전규
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110013460A priority Critical patent/KR20120093718A/ko
Publication of KR20120093718A publication Critical patent/KR20120093718A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G03F7/70441—Optical proximity correction [OPC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

본 발명에 따른 반도체 소자의 제조방법은, 콘택홀 패턴의 원본 레이아웃을 설계하는 단계와, 원본 레이아웃으로부터 DI(Development Inspection) 타겟 패턴과, 해상력 이하의 보조 패턴(assist feature) 삽입을 위한 타겟 패턴을 생성하는 단계와, 원본 레이아웃의 주변에 패턴의 공정 마진 향상을 위한 해상력 이하의 보조 패턴을 생성하는 단계, 및 원본 레이아웃에 대해 광 근접효과 보정(OPC)을 실시하여 보정된 레이아웃을 얻는 단계를 포함하는 것을 특징으로 한다.

Description

콘택홀 패턴의 광 근접효과 보정의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법 {Method for fabricating semiconductor device capable of improving OPC accuracy of contact hole pattern}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택홀 패턴의 광 근접효과 보정(OPC)의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
메모리 소자와 같은 반도체 소자를 웨이퍼 상에 집적시키기 위해서, 웨이퍼 상에 집적할 회로패턴의 레이아웃(layout)을 설계하고, 설계된 패턴 레이아웃을 포토리소그래피(photolithography) 과정으로 웨이퍼 상에 패턴 전사하여 웨이퍼 패턴을 형성하고 있다. 반도체 소자를 구성하는 웨이퍼 패턴은 라인 및 스페이스 패턴(line & space pattern)과 정션(junction) 역할을 하는 콘택홀 패턴으로 구분될 수 있다. 라인 및 스페이스 패턴은 트랜지스터의 게이트나 비트 라인(bit line) 등을 구성하는 웨이퍼 패턴으로 형성될 수 있고, 콘택홀 패턴은 다층 배선 구조에서의 연결 배선으로 형성된다. 이러한 콘택홀 패턴, 특히 랜덤 콘택홀(random contact hole) 패턴은 기존의 일정한 크기의 동그란 모양의 콘택홀에서 저항을 최소화하기 위하여 그 크기뿐만 아니라 슬릿(slit) 형태의 다양한 모양을 갖는 것으로 변화하고 있다. 또한 반도체 소자의 선폭이 점차 감소하면서 콘택의 크기도 작아지고 밀도는 증가하면서 기존의 조명계로는 한계에 도달하였다. 따라서 이러한 콘택홀을 웨이퍼 상에 구현하기 위해서는 사입사 조명과 함께 보다 미세한 선폭(CD: Critical Dimension)의 콘택홀을 구현하기 위해서, 해상력 개선 기술(RET: Resolution Enhancement Technology)로서 감쇄형 위상반전마스크(attenuated Phase Shift Mask)를 이용한 노광 과정이 도입되고 있다. 또한, 콘택홀 패턴의 주변에 해상력 이하의 보조 패턴(SRAF: sub resolution assist feature)을 배치하여 보조 패턴의 광 산란 작용에 의한 해상력 개선 작용을 유도하여 보다 미세한 콘택홀의 형성을 도모하고 있다.
도 1은 해상력 이하의 보조 패턴(SRAF)을 이용하여 랜덤 콘택홀에 대한 광 근접효과 보정(Optical Proximity effect Correction; OPC)을 수행하는 전체적인 흐름도이고, 도 2a 내지 도 2f는 슬릿 모양의 콘택홀을 광 근접효과 보정(OPC)하는 과정을 도식화하여 나타낸 도면들이다.
먼저, 웨이퍼 상에 구현될 반도체 소자를 구성하는 회로 패턴들의 레이아웃을 설계한다(단계 110). 콘택홀 패턴의 원본 레이아웃(201)은 하부의 라인 및 스페이스 패턴과의 접속을 고려하여 위치가 설정된다. 원본 레이아웃의 설계가 완료되면 설계된 레이아웃으로부터 DI(Develop Inspection) 타겟 레이아웃(202)을 생성한 다음(단계 120), 이 DI 타겟 레이아웃(202)을 이용하여 타겟 패턴의 공정 마진을 향상시키는 해상력 이하의 보조 패턴(SRAF; 203)을 생성한다(단계 130). 보조 패턴(203)은 레이아웃의 가장자리 부분에 배치된 타겟 패턴의 공정 마진을 향상시키기 위하여 삽입된다. 해상력 이하의 보조 패턴(SRAF; 203)은 원본 레이아웃 패턴(201)보다 작은 크기로 설정하며, 원본 레이아웃 패턴(201)으로부터 일정 거리만큼 떨어진 위치에 형성한다. 이 경우, 해상력 이하의 보조 패턴(SRAF)의 기본 형상, 원본 레이아웃 패턴과의 거리 및 위치는 규칙을 정하여 그 크기나 위치가 정해진 상태에서 일률적으로 원본 레이아웃 패턴(201) 주위에 삽입한다.
다음에, 타겟 패턴(205)에 대해 광 근접효과 보정(OPC)을 수행한다(단계 140). 광 근접효과 보정(OPC)은 노광시 수반되는 광 근접효과나 노광 후 식각 과정에서 수반되는 식각 바이어스(bias)를 고려하여 타겟 패턴의 레이아웃을 수정하는 과정으로, 모델 기반 OPC(model base OPC) 과정으로 수행할 수 있다. 구체적으로, 타겟 패턴에 대해 광 근접효과 보정(OPC)이 완료되고, 해상도 이하 보조 패턴의 크기가 최대 한계 폭(Wmax)의 범위 이내인 경우, 레이아웃의 최적화 작업을 검증하는 단계를 수행한다(도 1의 단계 150). 레이아웃의 최적화작업을 검증하는 단계는 마스크 룰 체크(MRC; Mask Rule Check), 모델 베이스 검증(MBV; Model Base Verification) 또는 리소 제조 보정(LMC; Litho Manufacturing Correction)과 같은 검증 방식을 이용하여 진행한다. 이러한 검증 단계를 통해 웨이퍼에 구현될 패턴 상에 브릿지(bridge) 결함 또는 씨닝(thinning) 결함의 존재 여부를 확인하여 재작업을 진행하거나 다음 단계로 진행할 수 있다. 검증 단계를 수행하는 과정에서 해상도 이하 보조 패턴 가운데 마스크 룰 체크(MRC)에 위배되거나 실제로 웨이퍼에 구현될 패턴에 있어서 불필요한 부분을 레이아웃에서 제거한다(도 1의 단계 160). 도 2e는 최적화 작업 이후에 레이아웃으로부터 불필요한 영역을 제거한 후의 DI 타겟 패턴(202)과 웨이퍼 상에 구현될 DI 패턴(210)을 오버랩하여 나타낸 것으로, 웨이퍼에 구현될 DI 패턴(210)의 장축이 DI 타겟 패턴(202)에 비해 훨씬 줄어들 것임을 예상할 수 있다.
그런데 이러한 광 근접효과 보정 과정에서 슬릿 형태의 콘택홀 패턴의 단축과 장축에 대해 OPC 바이어스(bias)가 다르게 적용되는데, 이로 인해 OPC 후 타겟 레이아웃과 보조 패턴 레이아웃 간의 MRC 바이얼레이션(violation)이 발생할 가능성이 높다. MRC 바이얼레이션을 제거하게 되면 최종적으로 형성되는 패턴의 DI 타겟 패턴에 비해 장축이 작게 형성되는 문제가 발생할 수 있다.
본 발명이 해결하려는 과제는, 콘택홀 패턴의 광 근접효과 보정(OPC)의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명에 따른 반도체 소자의 제조방법은, 콘택홀 패턴의 원본 레이아웃을 설계하는 단계와, 원본 레이아웃으로부터 DI(Development Inspection) 타겟 패턴과, 해상력 이하의 보조 패턴(assist feature) 삽입을 위한 타겟 패턴을 생성하는 단계와, 원본 레이아웃의 주변에 패턴의 공정 마진 향상을 위한 해상력 이하의 보조 패턴을 생성하는 단계, 및 원본 레이아웃에 대해 광 근접효과 보정(OPC)을 실시하여 보정된 레이아웃을 얻는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 해상력 이하의 보조 패턴 삽입을 위한 타겟 패턴은 상기 DI 타겟 패턴의 장축 방향에 배치할 수 있다.
본 발명에 따르면, DI 타겟 패턴을 생성하는 단계에서 OPC 바이어스를 고려하여 보조 패턴 삽입을 위한 타겟 패턴을 함께 생성함으로써, 마스크 룰을 위반하지 않으면서 OPC 정확도를 향상시킬 수 있다.
도 1은 해상력 이하의 보조 패턴(SRAF)을 이용하여 랜덤 콘택홀에 대한 광 근접 보정(Optical Proximity Correction; OPC)을 수행하는 흐름도이다.
도 2a 내지 도 2f는 종래의 슬릿 모양의 콘택홀을 광 근접 보정(OPC)하는 과정을 도식화하여 나타낸 도면들이다.
도 3은 해상력 이하의 보조 패턴(SRAF)을 이용하여 랜덤 콘택홀에 대한 광 근접 보정(OPC)을 수행하는 과정을 나타낸 흐름도이다.
도 4a 내지 도 4f는 본 발명의 슬릿 모양의 콘택홀을 광 근접 보정(OPC)하는 과정을 도식화하여 나타낸 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 3 내지 도 4f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 도면들로서, 도 3은 해상력 이하의 보조 패턴(SRAF)을 이용하여 랜덤 콘택홀에 대한 광 근접 보정(OPC)을 수행하는 과정을 나타낸 흐름도이고, 도 4a 내지 도 4f는 슬릿 모양의 콘택홀을 광 근접 보정(OPC)하는 과정을 도식화하여 나타낸 도면들이다.
먼저, 웨이퍼 상에 구현할 콘택홀 패턴의 원본 레이아웃을 설계한다(도 3의 310). 콘택홀 패턴의 원본 레이아웃(401)은 하부의 라인 및 스페이스 패턴과의 접속을 고려하여 위치가 설정된다. 랜덤 콘택홀 패턴은 기존의 일정한 크기의 동그란 모양에서, 콘택저항을 최소화하기 위하여 도시된 것과 같이 슬릿(slit) 형태로 설계한다.
콘택홀 패턴에 대한 원본 레이아웃의 설계가 완료되면 설계된 원본 레이아웃으로부터 DI 타겟 패턴(402)을 생성한다(도 3의 320). 이때, 패턴의 공정 마진을 향상시키기 위한 해상력 이하의 보조 패턴(SRAF)을 삽입하기 위한 타겟 패턴(403)을 동시에 생성한다(도 3의 325). 언급한 바와 같이, 슬릿 타입의 콘택홀 패턴의 경우, 마스크 룰 체크(MRC) 바이얼레이션(violation)을 피하기 위하여 장축의 경우 원하는 타겟에 비해 작게 OPC되는 문제점이 있었다. 이를 개선하기 위하여 본 발명에서는, DI 타겟 패턴을 생성하는 단계에서, 도 4a에 도시된 바와 같이 DI 타겟 패턴(402)의 장축 방향에 보조 패턴 삽입을 위한 타겟 패턴(403)이 배치되도록 한다.
다음에, DI 타겟 패턴(402)과 SRAF 타겟 패턴(403)을 이용하여 패턴의 공정 마진을 향상시키는 보조 패턴(SRAF; 도 4b의 404)을 생성한다(도 3의 330). 보조 패턴(404)은 레이아웃의 가장자리에 배치된 타겟 패턴의 공정 마진을 향상시키기 위하여 삽입되는데, 원본 레이아웃 패턴(401)보다 작은 크기로 설정하며 원본 레이아웃 패턴(401)으로부터 일정 거리만큼 떨어진 위치에 형성한다. 해상력 이하의 보조 패턴(SRAF)의 기본 형상, 원본 레이아웃 패턴과의 거리 및 위치는 규칙을 정하여 그 크기나 위치가 정해진 상태에서 일률적으로 원본 레이아웃 패턴(401) 주위에 삽입한다. DI 타겟 패턴(402)의 장축 방향으로는, SRAF 타겟 패턴(403)으로부터 일정 거리 떨어진 위치에 보조 패턴(404)이 배치된다. 따라서 후속 단계에서 광 근접효과 보정을 수행해도 원하는 타겟에 비해 장축이 작게 OPC되는 현상이 일어나지 않는다.
다음에, 도 3 및 도 4c를 참조하면, 원본 레이아웃에 대해 광 근접효과 보정(OPC; Optical Proximity Correction)을 수행한다(도 3의 340). 광 근접효과 보정(OPC)은 노광시 수반되는 광 근접효과나 노광 후 식각 과정에서 수반되는 식각 바이어스(bias)를 고려하여 타겟 패턴의 레이아웃을 수정하는 과정으로, 모델 기반 OPC(model base OPC) 과정으로 수행할 수 있다.
원본 레이아웃 패턴에 대해 광 근접효과 보정(OPC)이 완료되고, 해상력 이하의 보조 패턴의 크기가 최대 한계 폭(Wmax)의 범위 이내인 경우, 레이아웃의 최적화 작업을 검증하는 단계를 수행한다(도 3의 350). 레이아웃의 최적화 작업을 검증하는 단계는 마스크 룰 체크(MRC; Mask Rule Check), 모델 베이스 검증(MBV; Model Base Verification) 또는 리소 제조 보정(LMC; Litho Manufacturing Correction)과 같은 검증 방식을 이용하여 진행한다. 이러한 검증 단계를 통해 웨이퍼에 구현될 패턴 상에 브릿지(bridge) 결함 또는 씨닝(thinning) 결함의 존재 여부를 확인하여 재작업을 진행하거나 다음 단계로 진행할 수 있다. 검증 단계를 수행하는 과정에서 해상도 이하 보조 패턴 가운데 마스크 룰 체크(MRC)에 위배되거나 실제로 웨이퍼에 구현될 패턴에 있어서 불필요한 부분을 레이아웃에서 제거한다(도 3의 360). 도 4d는 최적화 작업 이후에 레이아웃으로부터 불필요한 영역을 제거한 후의 DI 타겟 패턴(402)과 웨이퍼 상에 구현될 DI 패턴(410)을 오버랩하여 나타낸 것으로, 웨이퍼에 구현될 DI 패턴(410)의 장축이 DI 타겟 패턴(402)과 거의 일치하는 것을 알 수 있다.
본 발명에 따르면, DI 타겟 패턴을 생성하는 단계에서 OPC 바이어스를 고려하여 보조 패턴 삽입을 위한 타겟 패턴을 함께 생성함으로써, 마스크 룰을 위반하지 않으면서 OPC 정확도를 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (2)

  1. 콘택홀 패턴의 원본 레이아웃을 설계하는 단계;
    상기 레이아웃으로부터 DI 타겟 패턴과, 해상력 이하의 보조 패턴(assist feature) 삽입을 위한 타겟 패턴을 생성하는 단계;
    상기 원본 레이아웃의 주변에 패턴의 공정 마진 향상을 위한 해상력 이하의 보조 패턴을 생성하는 단계; 및
    상기 원본 레이아웃에 대해 광 근접효과 보정(OPC)을 실시하여 보정된 레이아웃을 얻는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 해상력 이하의 보조 패턴 삽입을 위한 타겟 패턴은 상기 DI 타겟 패턴의 장축 방향에 배치하는 반도체 소자의 제조방법.


KR1020110013460A 2011-02-15 2011-02-15 콘택홀 패턴의 광 근접효과 보정의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법 KR20120093718A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110013460A KR20120093718A (ko) 2011-02-15 2011-02-15 콘택홀 패턴의 광 근접효과 보정의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110013460A KR20120093718A (ko) 2011-02-15 2011-02-15 콘택홀 패턴의 광 근접효과 보정의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20120093718A true KR20120093718A (ko) 2012-08-23

Family

ID=46885061

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110013460A KR20120093718A (ko) 2011-02-15 2011-02-15 콘택홀 패턴의 광 근접효과 보정의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20120093718A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108828899A (zh) * 2018-06-01 2018-11-16 上海华力集成电路制造有限公司 连接孔层的光学临近修正方法
CN113643963A (zh) * 2021-06-30 2021-11-12 长江存储科技有限责任公司 3d存储器件的栅线缝隙图案化方法及曝光掩模

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108828899A (zh) * 2018-06-01 2018-11-16 上海华力集成电路制造有限公司 连接孔层的光学临近修正方法
CN113643963A (zh) * 2021-06-30 2021-11-12 长江存储科技有限责任公司 3d存储器件的栅线缝隙图案化方法及曝光掩模
CN113643963B (zh) * 2021-06-30 2024-05-14 长江存储科技有限责任公司 3d存储器件的栅线缝隙图案化方法及曝光掩模

Similar Documents

Publication Publication Date Title
KR100826655B1 (ko) 광 근접 효과 보정 방법
US8788983B2 (en) Method for correcting layout pattern and mask thereof
CN109407460B (zh) 曝光辅助图形添加方法
US7732108B2 (en) Method for OPC model generation
KR20120093718A (ko) 콘택홀 패턴의 광 근접효과 보정의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법
JP2011028120A (ja) パタン作成方法、パタン作成プログラムおよび半導体デバイスの製造方法
US8092958B2 (en) Mask and method for patterning a semiconductor wafer
KR100746630B1 (ko) 광 근접 효과 보정 방법
TWI806311B (zh) 光學微影方法
JP2008020734A (ja) 半導体装置の設計パターン作成方法、プログラム、及び半導体装置の製造方法
KR100944332B1 (ko) 반도체 소자의 마스크 제조 방법 및 반도체 소자의 제조방법
US7774738B2 (en) Lithography method for forming a circuit pattern
KR100997302B1 (ko) 광학 근접 보정 방법
KR20090072670A (ko) 노광마스크 형성방법 및 이를 이용한 반도체소자 형성방법
KR20080092548A (ko) 인접 패턴의 영향을 고려한 보조 패턴 생성 방법
US8196069B2 (en) Method for fabricating assist features in a photomask
WO2009125529A1 (ja) マスクパターンの生成方法及びパターン形成方法
KR100834234B1 (ko) 반도체 장치 제조용 마스크 패턴 결정 방법
KR20090052659A (ko) 반도체 소자의 설계 방법
KR20070069994A (ko) 반도체 소자의 패턴 형성용 마스크 제작 방법
KR20080001439A (ko) 레이아웃 설계 수정을 이용한 포토 마스크 제조 방법
KR20090069094A (ko) 반도체 소자 형성 방법
Jun et al. Improvement of KrF contact layer by inverse lithography technology with assist feature
KR101095051B1 (ko) 층간 패턴 오버레이 검증 방법
CN111766761A (zh) 光掩膜制作方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination