KR101095051B1 - 층간 패턴 오버레이 검증 방법 - Google Patents

Abstract

본 발명은 계층적(hierarchy)으로 상 하부 층에 구현된 패턴들이 오버레이 정정렬되어야만 하는 경우 층간 차이가 발생하는 영역을 도출하여 차집합에 대응하는 패턴이 배치된 검출 층을 생성하고, 정 정렬 시에 검출 층에 생성된 패턴의 크기를 이용하여 검출 층에 생성된 패턴보다 크거나 작은 부분을 도출(underover)하면 오 정렬 영역을 나타내는 패턴만 배치된 출력층이 생성되어 풀 칩 기반으로 오 정렬 영역을 자동으로 검출할 수 있는 기술을 개시한다.

정렬(align), 검출층, 검증(verification), OPE

Description

층간 패턴 오버레이 검증 방법{Method for carrying out verification of layer to layer pattern overlay}

본 발명은 광학 근접 보정 방법에 관한 것으로, 더욱 상세하게는 계층적(hierarchy)으로 상 하부 층에 구현된 패턴들이 오버레이 상 정 정렬되어야만 하는 경우 층간 차이가 발생하는 영역을 도출하여 차집합에 대응하는 패턴이 배치된 검출 층을 생성하고, 정 정렬 시에 검출 층에 생성된 패턴의 크기를 이용하여 검출 층에 생성된 패턴보다 크거나 작은 부분을 도출(underover)하면 오 정렬 영역을 나타내는 패턴만 배치된 출력층이 생성되어 풀 칩 기반으로 오 정렬 영역을 자동으로 검출할 수 있는 층간 패턴 오버레이 검증 방법에 관한 것이다.

일반적으로 리소그라피 공정(lithography process)은 웨이퍼 상에 감광막을 도포한 후 노광 및 현상을 수행하는 공정으로서 마스크를 필요로 하는 식각 공정이나 이온 주입 공정 이전에 수행된다.

반도체 소자가 고집적화됨에 따라 회로를 구성하는 패턴의 크기 및 간격(pitch)이 점점 감소하고 있기 때문에, 가공 공정 중 사진 공정 기술은 마스크 설계를 정교하게 해줌으로써 마스크를 통해 나오는 빛의 양을 적절히 조절하고, 새 로운 감광제의 개발, 고구경(high numerical aperture) 렌즈를 사용하는 스캐너(scanner)의 개발, 변형된 마스크를 개발하는 등의 노력에 의해 반도체 소자 제조 장치가 갖고 있는 기술적인 한계를 극복하고 있다.

한편, 현재 가장 범용으로 이용되고 있는 UV 레이저는 248nm의 파장을 갖는 KrF 광원을 이용하고 있지만, 193nm의 파장을 갖는 ArF 및 157nm의 파장을 갖는 F2 레이저를 포함하여 더 짧은 파장인 EUV로 광원이 전화되고 있다.

하지만, 반도체 소자의 집적도가 증가함에 따라 마스크에 형성된 패턴의 크기가 광원의 파장에 근접하게 되었고, 그 결과 리소그라피 기술에서 빛의 회절 및 간섭에 의한 영향이 증가하고 있다.

예를 들어, 다수의 메탈 라인이 연속적으로 배열된 경우 패턴이 한쪽 방향으로 시프트(shift) 되어 왜곡된 상이 형성되는 광학 근접 효과(Optical Proximity Effect; 이하 OPE라 함)가 발생한다.

이러한 광학 근접 효과를 극복하기 위한 기술로써 마스크 패턴의 모양을 고의적으로 변형하여 패턴 왜곡을 보정하는 광학 근접 보정(Optical Proximity Correction; 이하 OPC라 함)을 사용한다.

또한, OPC 프로그램은 접근 방법에 따라 리소그라피 엔지니어의 경험을 몇 가지 규칙(rule)으로 정리하여 레이아웃을 보정하는 규칙 기반 방법(rule based method)과 리소그라피 시스템의 수학적 모델을 사용하여 레이아웃을 보정하는 모델 기반 방법(model based method)으로 구분된다.

일반적인 OPC 방법은 원하는 회로의 목표 패턴 레이아웃을 설계하고, 디자인 규칙 검사(Design Rule Check; DRC)를 통해 레이아웃의 이상 여부를 검사하여, 레이아웃에 이상이 없으면 OPC를 수행하여 광학적 해상도(optical resolution) 및 패턴 전사 신뢰성(pattern transfer fidelity)을 개선한 후 LVL(Layer Versus Layer) 및 각 라인 임계 크기에 따른 적어도 두 개 이상의 스페이스 폭을 근거로 하여 다수의 바이어스량을 구하고 이들 바이어스량에서 최적 바이어스량을 갖는 패턴 형태를 검사하는 ORC(Optical Rule Check) 단계를 거쳐 OPC의 이상 여부를 검사한다. 다음으로 MBV(Model Based Verification)를 통하여 예상되는 취약 지점(weak point)을 검출하고 최종적으로 마스크를 제작한다. 이때, MBV 검증은 풀 칩 기반의 검증(full chip based verification)을 하므로 많은 시간이 소요되는 문제점이 있다.

한편, 서로 다른 계층적(hierarchy) 또는 상 하부 층으로 구성되는 콘택 홀(random contact hole)과 오버레이(overlay) 상 정 정렬(align)되어야만 하는 층(layer)은 광학 근접 효과(Optical Proximity Effect; OPE)에 의해 발생하는 패턴 시프트(pattern shift) 등과 같은 현상에 의해 층간 오정렬(misalign)이 발생한다.

도 1a 및 도 1b는 종래 기술에 따른 층간 오정렬이 발생한 경우를 나타낸 레이아웃이다.

도 1a를 참조하면, 제 1 메탈 라인 층(MT1)에 설계된 메탈 라인 패턴들의 레이아웃(12)과 설계된 메탈 라인 패턴들을 시뮬레이션한 메탈 라인 패턴들의 레이아웃(14)을 비교하면, 광학 근접 효과(Optical Proximity Effect; OPE)에 의한 패턴 시프트(pattern shift) 현상이 위쪽으로 발생하는 것을 알 수 있다.

도 1b를 참조하면, 시뮬레이션 메탈 라인 패턴들의 레이아웃(14)에서 패턴 시프트 현상이 발생하여 제 1 메탈 라인 층(MT1) 상부 층에 설계된 메탈 콘택(16)이 시뮬레이션 메탈 라인 패턴들의 레이아웃(14)에 대해 오 정렬이 발생하는 것을 알 수 있다.

이러한 오 정렬에 의한 공정 패일을 방지하기 위해 상 하부로 구성되어 있는 층간 패턴 오버랩(layer to layer pattern overlap)을 광학 현상 측면에서 검증(verification) 하여야만 하는데, 칩에 구현되어 있는 영역이 일일이 수동으로(manual) 확인하기에는 너무 커 이를 수행하지 못하기 때문에 오 정렬에 의한 공정 패일이 발생하여 수율이 떨어지는 문제점이 있다.

본 발명은 풀 칩 기반으로 오 정렬 영역을 자동으로 검출할 수 있는 층간 오버레이 패턴 검증 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 층간 오버레이 패턴 검증 방법은

서로 다른 다수의 층에 각각 배치되어 오버랩되는 제 1 패턴 및 제 2 패턴의 차이에 대응하는 패턴 데이터를 이용하여 검출 층을 생성하는 단계; 및

상기 검출 층에 정 정렬 시에 생성된 제 1 검출 패턴 크기를 이용하여 크거나 작은 부분을 도출하여 오 정렬 시에 생성되는 제 2 검출 패턴을 검출하여 상기 제 2 검출 패턴에 대응하는 출력 패턴이 배치된 출력층을 생성하는 단계를 포함한다.

또한, 상기 서로 다른 다수의 층은 서로 다른 계층적(hierarchy)으로 구현되고,

상기 제 1 패턴은 제 1 메탈 라인 층(MT1 layer)에 배치된 메탈 라인 패턴이고, 상기 제 2 패턴은 메탈 콘택(M1C) 패턴이고,

상기 출력층을 생성하는 단계는

상기 제 2 검출 패턴에 대해 상기 제 1 검출 패턴 크기의 절반보다 크거나 작은 부분에 대한 상기 패턴 데이터를 생성하는 단계; 및

상기 패턴 데이터를 생성하는 단계에 의해 검출된 패턴 데이터를 이용하여 상기 출력 패턴을 검출 층에 생성하는 단계를 포함하고,

상기 패턴 데이터를 생성하는 단계는

상기 제 1 패턴 및 상기 제 2 패턴이 정 정렬된 경우 상기 검출 층에 상기 제 1 패턴과 상기 제 2 패턴의 차이에 대응하는 상기 제 1 검출 패턴을 생성하는 단계;

상기 제 1 패턴 및 상기 제 2 패턴이 오 정렬된 경우 상기 검출 층에 상기 제 1 패턴과 상기 제 2 패턴의 차이에 대응하는 상기 제 2 검출 패턴을 생성하는 단계; 및

상기 제 2 검출 패턴에 대해 상기 제 1 검출 패턴 크기의 절반보다 크거나 작은 부분에 대한 패턴 데이터를 생성하는 단계를 포함하고,

상기 검출 층을 생성하는 단계에서 풀 칩 기반(full chip based)으로 상기 제 1 패턴 및 상기 제 2 패턴의 차이에 대한 상기 패턴 데이터를 생성하고,

상기 제 1 패턴 또는 상기 제 2 패턴은 시뮬레이션으로 추출된 것을 특징으로 한다.

본 발명은 계층적(hierarchy)으로 상 하부 층에 구현된 패턴들이 오버레이 정정렬되어야만 하는 경우 층간 차이가 발생하는 영역을 도출하여 차집합에 대응하는 패턴이 배치된 검출 층을 생성하고, 정 정렬 시에 검출 층에 생성된 패턴의 크기를 이용하여 검출 층에 생성된 패턴보다 크거나 작은 부분을 도출(underover)하면 오 정렬 영역을 나타내는 패턴만 배치된 출력층이 생성되어 풀 칩 기반으로 오 정렬 영역을 자동으로 검출할 수 있는 효과가 있다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.

도 2a 내지 도 2c는 본 발명에 따른 층간 패턴 오버레이 검증 방법을 나타낸 개념도이다. 여기서는 플래시 메모리의 제 1 메탈 라인 층(MT1 layer)에 배열된 메탈 라인(metal line)과 상 하부 층을 전기적으로 접속하는 메탈 콘택(M1C)에서 발생하는 오 정렬을 검출하는 경우를 예를 들어 설명한다.

도 2a를 참조하면, 설계된 메탈 라인 패턴을 시뮬레이션한 메탈 라인 패턴(22a)이 배치된 제 1 메탈 라인 층(MT1 layer)과 설계된 메탈 콘택(M1C) 패턴(24a)이 배치된 메탈 콘택 층이 정 정렬된 경우(align) 층간 오버레이 검증(layer to layer overlay verification)에 따른 풀 칩 기반(full chip based)으로 두 층간 차이가 있는 영역을 부울 대수(boolean logic) 차집합을 이용하여 도출하고, 그 차집합 영역(26a)에 대응하는 패턴 데이터를 이용하여 새로운 검출 층(G layer)을 생성한다. 여기서, (i)은 제 1 메탈 라인 층(MT1 layer)을 나타내고, (ii)는 검출 층(G layer)을 나타낸다.

도 2b를 참조하면, 시뮬레이션 메탈 라인 패턴(22b)이 배치된 제 1 메탈 라인 층(MT1)과 시뮬레이션 메탈 콘택(M1C) 패턴(24b)이 배치된 메탈 콘택 층이 오 정렬된 경우(mis align) 층간 오버레이 검증(layer to layer overlay verification)에 따른 풀 칩 기반(full chip based)으로 두 층간 차이가 있는 영역을 도출하고, 그 영역에 대응하는 패턴 데이터를 이용하여 검출 층(G)을 생성한다. 여기서, (i)은 제 1 메탈 라인 층(MT1 layer)을 나타내고, (ii)는 검출 층(G layer)을 나타낸다.

도 2c를 참조하면, 도 2a 및 도 2b에서 생성된 검출 층(G)에는 정 정렬 시에 생성된 일정 크기(D1)를 갖는 패턴(26a)과 오 정렬 시에 생성된 다른 크기(D2)를 갖는 다각형(polygon) 패턴(26b)이 생성된다.

이어서, 검출 층(G)에 생성된 패턴(26a, 26b)을 상용 툴(tool)을 이용하여 정 정렬 시에 생성되는 패턴 크기(D1)의 1/2 만큼 작거나 큰 경우를 검출하면(underover) 오 정렬 시에 검출 층(G)에 생성되는 패턴(26b)이 오정렬 패턴(28)으로 배치된 출력 층(output layer)(H layer)을 생성할 수 있다. 따라서, 출력 층(H)에 오정렬 패턴(28)이 생성되는 경우 풀 칩 기반(full chip based)으로 오 정렬 영역(mis align area)이 자동으로 검출된다. 여기서, (i)은 검출 층(G layer)을 나타내고, (ii)는 출력 층(H layer)을 나타낸다.

상기한 바와 같은 실시예는 계층적(hierarchy)으로 상 하부 층에 구현된 패턴들이 오버레이 정정렬되어야만 하는 경우 층간 차이가 발생하는 영역을 도출하여 차집합에 대응하는 패턴이 배치된 검출 층을 생성하고, 정 정렬 시에 검출 층에 생 성된 패턴의 크기를 이용하여 검출 층에 생성된 패턴보다 크거나 작은 부분을 도출(underover)하면 오 정렬 영역을 나타내는 패턴만 배치된 출력층이 생성되어 풀 칩 기반으로 오 정렬 영역을 자동으로 검출할 수 있는 기술을 개시한다.

상기한 실시예에서는 제 1 메탈 라인(MT1)에 배치된 메탈 라인 및 메탈 콘택(M1C)을 예를 들어 설명하지만 이에 한정되지 않고 다른 층에도 적용할 수 있음은 명백하다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1a 및 도 1b는 종래 기술에 따른 층간 오정렬이 발생한 경우를 나타낸 레이아웃이다.

도 2a 내지 도 2c는 본 발명에 따른 층간 패턴 오버레이 검증 방법을 나타낸 개념도이다.

<도면의 주요 부분에 대한 부호 설명>

22a, 22b: 메탈 라인 패턴

24a, 24b: 메탈 콘택 패턴

26a: 제 1 검출 패턴

26b: 제 2 검출 패턴

28: 출력 패턴

Claims (7)

1. 서로 다른 다수의 층에 각각 배치되어 오버랩되는 제 1 패턴 및 제 2 패턴의 차이에 대응하는 패턴 데이터를 이용하여 검출 층을 생성하는 단계; 및

   상기 검출 층에 정 정렬 시에 생성된 제 1 검출 패턴 크기를 이용하여 크거나 작은 부분을 도출하여 오 정렬 시에 생성되는 제 2 검출 패턴을 검출하되, 상기 제 1 검출 패턴 크기의 절반보다 크거나 작은 부분에 대한 상기 패턴 데이터를 생성하고, 검출된 패턴 데이터를 이용하여 출력 패턴을 상기 검출 층에 대응하도록 출력층을 생성하는 단계를 포함하는 층간 오버레이 패턴 검증 방법.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 서로 다른 다수의 층은 서로 다른 계층적(hierarchy)으로 구현되는 것을 특징으로 하는 층간 오버레이 패턴 검증 방법.
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 제 1 패턴은 제 1 메탈 라인 층(MT1 layer)에 배치된 메탈 라인 패턴이고, 상기 제 2 패턴은 메탈 콘택(M1C) 패턴인 것을 특징으로 하는 층간 오버레이 패턴 검증 방법.
4. 삭제
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 패턴 데이터를 생성하는 단계는

   상기 제 1 패턴 및 상기 제 2 패턴이 정 정렬된 경우 상기 검출 층에 상기 제 1 패턴과 상기 제 2 패턴의 차이에 대응하는 상기 제 1 검출 패턴을 생성하는 단계;

   상기 제 1 패턴 및 상기 제 2 패턴이 오 정렬된 경우 상기 검출 층에 상기 제 1 패턴과 상기 제 2 패턴의 차이에 대응하는 상기 제 2 검출 패턴을 생성하는 단계; 및

   상기 제 2 검출 패턴에 대해 상기 제 1 검출 패턴 크기의 절반보다 크거나 작은 부분에 대한 패턴 데이터를 생성하는 단계를 포함하는 것을 특징으로 하는 층간 오버레이 패턴 검증 방법.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 검출 층을 생성하는 단계에서 풀 칩 기반(full chip based)으로 상기 제 1 패턴 및 상기 제 2 패턴의 차이에 대한 상기 패턴 데이터를 생성하는 것을 특징으로 하는 층간 오버레이 패턴 검증 방법.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 제 1 패턴 또는 상기 제 2 패턴은 시뮬레이션으로 추출된 것을 특징으로 하는 층간 오버레이 패턴 검증 방법.

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