JP4004721B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電荷蓄積層として浮遊ゲートを有する不揮発性半導体記憶装置に係り、特に、その不揮発性半導体記憶装置のメモリセルアレイ構造に関する。
【0002】
【従来の技術】
通常、半導体メモリやマイクロプロセッサ等の半導体装置の製造工程では、光リソグラフィが用いられる。光リソグラフィは、レチクル上に描画された半導体装置のパターンを、半導体基板上に転写する技術である。この技術では、パターンを形成したレチクルに光線を照射し、その光線を光学系を介して半導体基板上に投影する。その投影によって、半導体基板表面のフォトレジストは露光され、レチクルのパターンが半導体基板上に転写される。
【0003】
近年、半導体装置の高集積化、低コスト化等を目的として、半導体装置の微細化が進められている。この微細化のためには、光リソグラフィにより形成されるパターンの微細化を実現することがまず必要となる。
【0004】
一般に、縮小投影露光装置に用いられているレンズの解像度Rと焦点深度DOFとの関係は、次のレイリーの式で表わされる。
【0005】
R=k1(λ/NA)…(1)
DOF=k2(λ/NA2)…(2)
ここで、λは光源の波長、NAはレンズの開口率、k1,k2はレジストの性能、下地基板の材料等によって決定される比例定数である。上記の(1)式から分かるように、解像度Rを向上(小さく)させるためには、すなわち、微細なパターンを解像するためには、まず、波長を短くすることが有効である。露光装置の光源として従来では、波長365nmのi線が一般に用いられていたが、より微細なパターンを形成するため、現在では、波長248nmのKrFエキシマレーザが使用されるようになって来ている。
【0006】
そして、より微細化を進めるためには、▲1▼より短波長の光源を用いること、▲2▼開口率NAを増加させること(高NA化)、あるいは▲3▼k1,k2を小さくすること、が必要となる。これらのうち、上記の▲1▼の短波長の光源としては、波長193nmのArFエキシマレーザが有望視されている。しかしながら、ArFエキシマレーザ用の光学系やフォトレジスト等の開発は現実には困難であり、まだ実用化には至っていない。また、上記の▲3▼のk1,k2は、レジストやプロセスの改良により、ある程度は小さくできるものの、一般には0.4〜0.5程度が限界となっている。さらに、上記の▲2▼の高NA化に関しては、大面積を露光できる高NAレンズの加工は困難であることから現実的ではない。その上、実際の露光では、焦点深度をある程度以上確保する必要があるが、上記の(2)式より明らかなように、高NA化を進めると焦点深度が低下してしまう。したがって、この点からも高NA化は困難である。
【0007】
このように、光源の波長、レンズの開口率、プロセスの改善だけでは、解像度Rの向上には限界がある。そこで、解像度Rをさらに高める技術として、ハーフトーン位相シフトレチクルの使用や、変形照明といった、いわゆる超解像技術が用いられるようになって来ている。以下、ハーフトーン位相シフトレチクルおよび変形照明について順に説明する。
【0008】
通常のレチクルは、ラインパターン部のフォトレジストが露光されないように、クロム等でラインパターン部の光が遮断されるように形成されている。これに対して、ハーフトーン位相シフトレチクルでは、ラインパターン部においても完全に光を遮断することはしない。たとえば、光を完全に遮断するクロム等の替わりに、透過係数3〜10%の半透明の膜を利用し、さらに、その半透明膜を通過する光の位相が、通常透過光の位相から180度ずれるように構成される。このような構成から、ラインパターン部を通過する光とスペースパターン部を通過する光との間に干渉が生じ、ラインパターン部とスペースパターン部との境界における光強度は急峻な分布を持つことになる。そして、その急峻な光強度分布によって、ラインパターン部とスペースパターン部との間の解像度Rの向上が実現される。
【0009】
一方、変形照明は、光源の中心付近を遮光するアパーチャの設置によって、斜め方向に入射する光のみをレチクルに照射する方法である。通常の照明方法の場合、光源からレチクルに照射された光は、0次光と、回折によって生じる±1次光とが投影されることによって、半導体基板上に光学像を結像する。これに対し、変形照明の場合、上記の±1次光のうちのいずれか一方のみが投影されることになる。変形照明では、この一方の1次光と0次光とから成る2つの光束を用いて結像することで、解像度Rを向上させる。
【0010】
上述したような超解像技術は、たとえば、半導体メモリのメモリセルアレイのような、周期的に配置されたパターンに対しては、非常に有効な技術である。しかしながら、メモリセルアレイの端部のように、非周期的なパターンに対しては、あまり有効な技術とはなり得ない。というのは、非周期的なパターンにおいては、光の回折や、光の干渉の様相が、周期的なパターンの場合とは異なるからである。このため、メモリセルアレイの端部付近では、アレイの内部と比べて、露光量や露光装置のフォーカスに対する加工裕度が小さくなってしまう。したがって、露光量やフォーカスにズレが生じた場合、メモリセルアレイ端部のパターンは、その内部パターンと比べて、その寸法変動が大きくなってしまう。
【0011】
この寸法変動は、次のような問題点を招くことになる。図19は、従来技術に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。図19に示すように、この従来の不揮発性半導体記憶装置では、素子領域12の上部に、ゲート絶縁膜14を介して、複数の浮遊ゲート電極18が配置されている。浮遊ゲート18それぞれは、素子分離領域16の上方の位置で分断されており、メモリセル24ごとに分離されている。複数の浮遊ゲート電極18の上部には、ゲート間絶縁膜20を介して、複数の制御ゲート電極22が配置されている。
【0012】
図19に示したメモリセルアレイを有する不揮発性半導体記憶装置は、電気的にデータの書き込み・消去が可能であり、一般に、EEPROM(Electrically Erasable and Programmable ROM)と呼ばれる半導体メモリである。EEPROMのメモリセルは、通常、浮遊ゲート電極18と制御ゲート電極22が積層されたゲート電極構造を有するMOSトランジスタから成り、浮遊ゲート電極18は電気的に浮遊し、その周囲は、ゲート間絶縁膜20等によって絶縁されている。この浮遊ゲート電極18に電荷を注入したり、あるいは浮遊ゲート電極18から電荷を放出させることにより、“1”または“0”レベルのデータの記憶が実現される。より具体的には、制御ゲート電極22と素子領域12との間への電位の印加によって、浮遊ゲート電極18に対する電荷の出し入れが実現される。そして、その電荷の有無によって、メモリセルを構成するMOSトランジスタのしきい値が変動し、そのしきい値の変化分の有無を上記の“1”、“0”レベルに対応させる。浮遊ゲート電極18に対する電荷の出し入れは、通常、ゲート絶縁膜14あるいはゲート間絶縁膜20を流れるFNトンネル電流またはホットキャリア注入によって行なわれる。
【0013】
次に、図20乃至図24を用いて、図19に示した従来の不揮発性半導体記憶装置の製造方法について説明する。なお、図20乃至図24において、(b)は平面図、(a)は(b)の断面図を示すものとする。
【0014】
まず最初に、図20に示すように、半導体基板10の上部にバッファ酸化膜26、エッチングマスク材(たとえば、窒化シリコン膜)28を順次堆積する。そして、フォトリソグラフィ技術により、図19の素子領域12が形成される領域の上部にフォトレジストパターン30を形成する。ここで、メモリセルアレイ端部および内部のいずれであっても、フォトレジストパターン30のライン幅はL1、スペースはT1である。
【0015】
次に、図20のフォトレジストパターン30をエッチングマスクとして、窒化シリコン膜28を除去する。続いて、図21に示すように、パターニングされた窒化シリコン膜28をエッチングマスクとして、バッファ酸化膜26および半導体基板10を順次除去し、複数の溝(トレンチ)32を形成する。そして、複数の溝32の内部に絶縁膜を埋め込み、複数の素子分離領域16を形成する。
【0016】
次に、図21の残存する窒化シリコン膜28およびバッファ酸化膜26を順次除去した後、図22に示すように、素子領域12の上部にゲート絶縁膜14を形成する。そして、ゲート絶縁膜14形成後、半導体基板10全面に図19の浮遊ゲート電極18を構成する導電材18aを堆積する。そして、図23に示すように、導電材18aの上部に、フォトレジストパターン34を形成する。ここで、メモリセルアレイ端部および内部のいずれであっても、フォトレジストパターン34のスペースはS1である。
【0017】
次に、図23のフォトレジストパターン34をエッチングマスクとして、導電材18aを除去した後、図24に示すように、フォトレジストパターン34を除去する。そして、図19のゲート間絶縁膜20、制御ゲート電極22を順次形成すれば、図19に示した不揮発性半導体記憶装置が完成する。なお、図示はしないが、制御ゲート電極22形成後、層間絶縁膜形成工程、配線工程等が順次行なわれる。
【0018】
次に、図19乃至図24に示した従来技術に係る不揮発性半導体記憶装置の問題点について説明する。図25は、図20乃至図24に示した、図19の不揮発性半導体記憶装置の製造工程で用いられるレチクル上のパターンの主要部を示す図であり、(a)は図20のフォトレジストパターン30を半導体基板10上に転写するレチクルに相当し、(b)は図23のフォトレジストパターン34を半導体基板10上に転写するレチクルに相当する。なお、一般に、光リソグラフィは縮小投影露光を採用するため、レチクルパターンの寸法は半導体基板上に転写されるパターンの寸法の4倍乃至5倍程度の値を持っている。たとえば、半導体基板上に0.15μmのレジストパターンを形成する場合、レチクルパターンの寸法は0.6μm乃至0.75μm程度となる。以下では、説明の簡単化を図るため、レチクルパターンの寸法と、そのレチクルパターンによって転写されたフォトレジストパターンの寸法とは、同一であるとする。
【0019】
たとえば、図25(a)に示したレチクルには、L1のライン幅、T1のスペースを有するライン・アンド・スペースパターンが描画されている。上述したように、メモリセルアレイの端部付近では、アレイ内部よりも露光量や露光装置のフォーカスに対する加工裕度が小さく、所望のパターンを形成することが困難である。たとえば、露光量や露光装置のフォーカスにズレが生じた場合、メモリセルアレイの端部付近のパターンは、アレイ内部のパターンと比較して、その寸法変動は大きいものとなる。特に、超解像技術を利用した場合、その傾向は顕著となる。このため、メモリセルアレイ端部に位置するメモリセル、あるいは、アレイ端部付近に位置する複数のメモリセルを、電気的に使用しないダミーセルとするのが一般的である。それにより、アレイ端部付近の寸法バラツキは許容されることになる。
【0020】
【発明が解決しようとする課題】
しかしながら、実際には、アレイ端部付近の寸法バラツキは、次のような不良をメモリセルアレイに引き起こす要因となり得るものである。たとえば、図26は、図19の不揮発性半導体記憶装置の製造工程を示す断面図であり、図20と同じ工程に対応するものである。図26の場合、アレイ端部のフォトレジストパターン30aが、他のパターン30と比べて、細く形成されている。そして、このアレイ端のパターン30aは、その細さから安定性に欠け、その後の工程において倒れてしまう危険性がある。たとえば、露光後の現像工程で倒れてしまうと、その倒れたパターン30aをエッチングマスクとしてエッチングが実行されてしまい、その結果、半導体基板10上には、誤ったパターンが形成されることになる。
【0021】
また逆に、露光量や露光装置のフォーカスのズレによって、アレイ端部のフォトレジストパターンが、他のパターンと比べて、太く形成されてしまう場合もあり得る。図27は、図19の不揮発性半導体記憶装置の製造工程を示す断面図であり、図20と同じ工程に対応するものである。また、図28は、図19の不揮発性半導体記憶装置の製造工程を示す断面図であり、図27のエッチング後に対応するものである。図27の場合、アレイ端部のフォトレジストパターン30bが、他のパターン30と比べて、太く形成されている。この場合、このフォトレジストパターン30,30bをエッチングマスクとして窒化シリコン膜28を除去し、さらに窒化シリコン膜28をエッチングマスクとしてバッファ酸化膜26および半導体基板10を除去すると、図28に示すように、アレイ端部の溝32aの幅が、アレイ内部の溝32の幅と比べて、狭くなってしまう。このため、これら溝32,32aの内部に絶縁膜を埋め込む際に、幅の狭い溝32aの埋め込みが、他の溝32と比べて、不十分となり易い。その結果、後の工程におけるダスト発生の原因になったり、図19の制御ゲート電極22間での短絡(ショート)を招いてしまうおそれもある。
【0022】
さらに、図28に示した溝32,32aの形成によって、次のような問題点が新たに生じてしまう。図29は、図19の不揮発性半導体記憶装置の製造工程を示す断面図であり、図23と同じ工程に相当するものである。また、図30は、図19の不揮発性半導体記憶装置の製造工程を示す断面図であり、図24と同じ工程に相当するものである。図29では、アレイ端部の素子領域12aの幅が、他の素子領域12と比べて、大きく形成されている。そして、レチクルの位置合わせズレ等によって、フォトレジストパターン34の配置にズレが生じている。このため、素子領域12a上にパターン34のスペースが配置されている。このフォトレジストパターン34を用いて導電材18aをエッチングした場合、図30に示すように、ゲート絶縁膜14や素子領域12aまでもエッチングされてしまい、基板やられ42が発生し、不良の原因となってしまう。さらに、アレイ端部では、露光量やフォーカスのバラツキに対する加工裕度が小さいため、上記の現象がより顕著となる。
【0023】
本発明は、このような課題を解決し、メモリセルアレイ端部での寸法バラツキに起因する不良を抑制し、高歩留りおよび高信頼性を実現できる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【0024】
本発明の他の目的は、高歩留りおよび高信頼性の不揮発性半導体記憶装置を製造するための露光工程で用いられるレチクルを提供することである。
【0025】
【課題を解決するための手段】
上記目的を達成するための本発明の一態様によれば、半導体基板と、前記半導体基板の主面に配置された複数の素子分離領域と、前記半導体基板の主面に配置され、前記素子分離領域に囲まれた複数の素子領域と、前記素子領域の上部に配置された浮遊ゲート電極とを有するメモリセルアレイ構造を少なくとも具備し、複数の素子分離領域を備える前記メモリセルアレイの端部での素子分離領域幅が前記メモリセルアレイの内部での素子分離領域幅よりも大きく、かつ、前記メモリセルアレイの端部での浮遊ゲート電極間隔が前記メモリセルアレイの内部での浮遊ゲート電極間隔よりも大きいことを特徴とする不揮発性半導体記憶装置が提供される。
【0026】
本発明の他の態様によれば、メモリセルアレイの端部での素子分離領域幅が前記メモリセルアレイの内部での素子分離領域幅よりも大きくなるように、半導体基板の主面に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域の上部に、前記メモリセルアレイの端部での浮遊ゲート電極間隔が前記メモリセルアレイの内部での浮遊ゲート電極間隔よりも大きくなるように、浮遊ゲート電極を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【0027】
本発明によれば、メモリセルアレイ端部での寸法変動に起因する従来技術の問点を回避することが可能となる。このため、歩留りを向上させ、高信頼性の不揮発性半導体記憶装置を実現することができる。
【0028】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。
【0029】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。この第1の実施の形態に係る不揮発性半導体記憶装置では、図19と同様、素子領域12の上部に、ゲート絶縁膜14を介して、複数の浮遊ゲート電極18が配置されている。浮遊ゲート18それぞれは、素子分離領域16の上方の位置で分断されており、メモリセル24ごとに分離されている。複数の浮遊ゲート電極18の上部には、ゲート間絶縁膜20を介して、複数の制御ゲート電極22が配置されている。複数のメモリセル24は、縦横のアレイ状に配置されており、素子分離領域16を挟んで隣接するメモリセル24の制御ゲート電極22は互いに接続されている。
【0030】
本発明の第1の実施の形態では、さらに、素子分離領域16の幅が、次の条件を満足するように設定される。すなわち、メモリセルアレイの端部における素子分離領域16aの幅をT1、メモリセルアレイの内部における素子分離領域16の幅をT2とした場合、T1,T2は、次の条件を満足する。
【0031】
T1>T2…(3)
また、浮遊ゲート電極18間のスペースが、次の条件を満足するように設定される。すなわち、メモリセルアレイの端部におけるスペースをS1、メモリセルアレイの内部におけるスペースをS2とした場合、S1,S2は、次の条件を満足する。
【0032】
S1>S2…(4)
なお、メモリセルアレイ端部のメモリセルは、通常、電気的に使用しないダミーセルとして扱われるが、本発明の第1の実施の形態では、上記の(3)式および(4)式から明らかなように、ダミーセルの占有面積が従来より増大するので、その分だけ、メモリセルアレイの面積を増大させてしまうとも考えられる。しかしながら、メモリセルアレイは非常に多くのメモリセルが配置されており、メモリセルアレイ端部のわずかな面積増加は、アレイ全体の面積に対して非常にわずかな割合でしかない。したがって、アレイ端部のダミーセルの占有面積の増大は、メモリセルアレイ全体の面積増加を招く要因にはならない。
【0033】
図2乃至図6を用いて、図1に示した本発明の第1の実施の形態に係る不揮発性半導体装置の製造方法について説明する。なお、図1乃至図6において、(b)は平面図、(a)は(b)の断面図を示すものとする。
【0034】
まず最初に、図2に示すように、半導体基板10の上部にバッファ酸化膜26、エッチングマスク材(たとえば、窒化シリコン膜)28を順次積層する。もちろん、バッファ酸化膜26、窒化シリコン膜28の積層前に、半導体基板10の表面部分にウェル領域が形成される場合もある。バッファ酸化膜26は、たとえば、10nmの膜厚で形成し、窒化シリコン膜28は、たとえば、100nmの膜厚で形成する。また、半導体基板10は、たとえば、n型またはp型のシリコン基板である。そして、フォトリソグラフィ技術により、図1の素子領域12が形成される領域の上部にフォトレジストパターン30を形成する。フォトレジストパターン30は、素子分離領域16の形成領域を規定する開口を有する。ここで、フォトレジストパターン30のスペースは、アレイ端部でT1、アレイ内部でT2であり、その大小関係は、T1>T2である。また、図7(a)は、フォトレジストパターン30を半導体基板10上に転写するレチクル上のパターンの主要部を示す図である。
【0035】
次に、図2のフォトレジストパターン30をエッチングマスクとして、窒化シリコン膜28を除去する。フォトレジストパターン30除去後、図3に示すように、パターニングされた窒化シリコン膜28をエッチングマスクとして、バッファ酸化膜26および半導体基板10を順次除去し、図1の素子分離領域16の形成領域である、複数の溝(トレンチ)32,32bを形成する。そして、複数の溝32,32bの内部に絶縁膜を埋め込み、複数の素子分離領域16を形成する。この素子分離領域16の形成には、たとえば、CMP技術が利用される。すなわち、複数の溝32,32b形成後、その溝32,32bが完全に埋め込まれるように、半導体基板10の上部に絶縁膜を堆積する。そして、余分な絶縁膜をCMP技術によって除去することで、溝32の内部のみに絶縁膜を残存させることができる。
【0036】
次に、バッファ酸化膜26および半導体基板10のエッチングマスクであった窒化シリコン膜28を除去する。通常、この窒化シリコン膜28は、熱リン酸を用いたウェットエッチングによって選択的に除去される。続いて、バッファ酸化膜26も、たとえば、希フッ酸溶液を用いたウェットエッチングによって除去される。そして、これらの除去後、ゲート絶縁膜14、たとえば、熱酸化による極薄酸化膜を、半導体基板10の表面上に形成する。そして、図4に示すように、半導体基板10全面に、図1の浮遊ゲート18を構成する導電材18a、たとえば、アモルファスシリコン膜や、多結晶シリコン膜を堆積する。そして、図5に示すように、導電材18aの上部に、フォトレジストパターン34を形成する。ここで、フォトレジストパターン34のスペースは、アレイ端部でS1、アレイ内部でS2であり、その大小関係は、S1>S2である。また、図7(b)は、フォトレジストパターン34を半導体基板10上に転写するレチクル上のパターンの主要部を示す図である。
【0037】
次に、図5のフォトレジストパターン34をエッチングマスクとして、導電材18aを除去した後、図6に示すように、フォトレジストパターン34を除去する。そして、図1のゲート間絶縁膜20、制御ゲート電極22を順次形成すれば、図1に示した不揮発性半導体記憶装置が完成する。ゲート間絶縁膜20は、たとえば、酸化膜/窒化シリコン膜/酸化膜の積層構造であるONO膜から成り、また、制御ゲート電極22は、浮遊ゲート電極18と同様、導電材から構成される。その導電材としては、たとえば、アモルファスシリコン膜、多結晶シリコン膜、あるいは、それらとタングステン膜やタングステンシリサイド膜との積層膜が典型的である。なお、図示はしないが、制御ゲート電極22形成後、層間絶縁膜形成工程、配線工程等が順次行なわれる。
【0038】
このように、本発明の第1の実施の形態に係る不揮発性半導体記憶装置では、図2に示すように、素子分離領域16の幅を規定するフォトレジストパターン30のスペースが、T1(アレイ端部)>T2(アレイ内部)となっている。すなわち、図7(a)に示すように、フォトレジストパターン30を半導体基板10上に転写するレチクル上のパターンのスペースが、T1(アレイ端部)>T2(アレイ内部)となるようにあらかじめ規定されている。これに対応して、さらに、図5に示すように、浮遊ゲート電極18間のスペースを規定するフォトレジストパターン34のスペースが、S1(アレイ端部)>S2(アレイ内部)となっている。すなわち、図7(b)に示すように、フォトレジストパターン34を半導体基板10上に転写するレチクル上のパターンのスペースが、S1(アレイ端部)>S2(アレイ内部)となるようにあらかじめ規定されている。
【0039】
このため、アレイ端部のフォトレジストパターン30が太く形成された場合であっても、アレイ端部のスペースがアレイ内部と比べて極端に狭くなることはなくなる。それにより、従来技術で問題となったアレイ端部での絶縁膜の埋め込み性を向上させ、各種の不良を抑制することが可能となる。
【0040】
さらに、アレイ端部における寸法変動やレチクルの位置合わせズレが生じた場合であっても、アレイ端部の素子領域12の上方に浮遊ゲート電極18間のスペースが配置されてしまうことを防止できる。それにより、従来技術で問題となったアレイ端部での基板やられを防止し、製造歩留りおよび信頼性の向上を図ることができる。
【0041】
(第2の実施の形態)
次に、本発明の第2の実施の形態について説明する。図8は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。この第2の実施の形態は、図1に示した第1の実施の形態において、さらに、素子領域12の幅が、次の条件を満足するように設定される。すなわち、メモリセルアレイの端部における素子領域12bの幅をL1、メモリセルアレイの内部における素子領域12の幅をL2とした場合、L1,L2は、次の条件を満足する。
【0042】
L1>L2…(5)
このように、本発明の第2の実施の形態に係る不揮発性半導体記憶装置では、さらに、素子領域12の幅を規定するフォトレジストパターン(図2のフォトレジスト30参照)のラインが、L1(アレイ端部)>L2(アレイ内部)となっている。すなわち、図9(b)に示すように、このフォトレジストパターンを半導体基板10上に転写するレチクル上のパターンのラインが、L1(アレイ端部)>L2(アレイ内部)となるようにあらかじめ規定されている。
【0043】
このため、本発明の第2の実施の形態によれば、上記の第1の実施の形態の効果に加えて、アレイ端部のフォトレジストパターン30が細く形成された場合であっても、倒れない程度の幅を維持することが可能となる。それにより、倒れたフォトレジストによる誤ったパターンの形成を防止することができる。
【0044】
(第3の実施の形態)
次に、本発明の第3の実施の形態について説明する。図10は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。上記の第1および第2の実施の形態の素子分離は、STI構造で構成されていたが、この第3の実施の形態は、素子分離構造として、セルフアラインSTI(SA−STI)構造を採用するものである。また、この第3の実施の形態では、上記第2の実施の形態と同様、素子分離領域16の幅、浮遊ゲート電極18間のスペースおよび素子領域12の幅それぞれは、上記の第2の実施の形態と同一の関係を満足するものである。
【0045】
次に、図11乃至図15を参照して、図10に示した本発明の第3の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、図11乃至図15において、(b)は平面図、(a)は(b)の断面図を示すものとする。
【0046】
まず最初に、図11に示すように、半導体基板10全面に、ゲート絶縁膜14、たとえば、熱酸化による極薄酸化膜、を形成し、続いて、浮遊ゲート電極18の構成材料である導電材18cを堆積する。さらに、導電材18cの上部には、マスク材36、たとえば、窒化シリコン膜を堆積する。そして、フォトリソグラフィ技術により、窒化シリコン膜36の上部にフォトレジストパターン38を形成する。ここで、フォトレジストパターン38のスペースは、アレイ端部でT1、アレイ内部でT2であり、その大小関係は、T1>T2である。また、その幅は、アレイ端部でL1、アレイ内部でL2であり、その大小関係は、L1>L2である。
【0047】
次に、図11のフォトレジストパターン38をエッチングマスクとして、窒化シリコン膜36を除去する。フォトレジストパターン38除去後、今度はパターニングされた窒化シリコン膜36をエッチングマスクとして、導電材18c、ゲート絶縁膜14および半導体基板10を順次除去し、図12に示すように、複数の溝(トレンチ)32を形成する。このエッチングによって、図10の素子領域12と浮遊ゲート電極18とを自己整合的に形成することが可能となる。
【0048】
そして、図12に示すように、複数の溝32の内部に絶縁膜を埋め込み、複数の素子分離領域16を形成する。この素子分離領域16の形成には、たとえば、CMP技術が利用される。すなわち、複数の溝32を形成後、その溝32が完全に埋め込まれるように、半導体基板10の上部に絶縁膜を堆積する。そして、余分な絶縁膜をCMP技術によって除去することで、溝32の内部のみに絶縁膜を残存させることができる。
【0049】
次に、半導体基板10の上部に残存する窒化シリコン膜36を除去する。通常、この窒化シリコン膜36は、熱リン酸を用いたウェットエッチングによって、選択的に除去される。この除去によって、導電材18cの上部が露出する。そして、図13に示すように、半導体基板10の全面に導電材18dを堆積する。この時、導電材18cと導電材18dとは電気的に接続される。導電材18dは、導電材18cと同様、アモルファスシリコン膜あるいは多結晶シリコン膜で構成される。そして、図14に示すように、導電材18dの上部に、フォトレジストパターン40を形成する。ここで、フォトレジストパターン40のスペースは、アレイ端部でS1、アレイ内部でS2であり、その大小関係は、S1>S2である。
【0050】
次に、図14のフォトレジストパターン40をエッチングマスクとして、導電材18dを除去した後、図15に示すように、フォトレジストパターン40を除去する。この時点で、導電材18cと導電材18dとから構成された浮遊ゲート電極18が完成することになる。そして、図10のゲート間絶縁膜20、制御ゲート電極22を順次形成すれば、図10に示した不揮発性半導体記憶装置が完成する。ゲート間絶縁膜20は、たとえば、酸化膜/窒化シリコン膜/酸化膜の積層構造であるONO膜から成り、また、制御ゲート電極22は、浮遊ゲート電極18と同様、導電材から構成される。その導電材としては、たとえば、アモルファスシリコン膜、多結晶シリコン膜、あるいは、これらとタングステン膜あるいはタングステンシリサイド膜との積層膜が一般的である。なお、図示はしないが、制御ゲート電極22形成後、層間絶縁膜形成工程、配線工程等が順次行なわれる。
【0051】
このように、本発明の第3の実施の形態によれば、セルフアラインSTI構造の不揮発性半導体記憶装置においても、上記第1および第2の実施の形態と同様の効果を得ることができる。
【0052】
(第4の実施の形態)
次に、本発明の第4の実施の形態について説明する。図16は、本発明の第4の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。上記の第1および第2の実施の形態の素子分離は、STI構造で構成されていたが、この第4の実施の形態は、素子分離構造として、LOCOS構造を採用するものである。また、この第4の実施の形態では、上記第2の実施の形態と同様、素子分離領域16の幅、浮遊ゲート電極18間のスペースおよび素子領域12の幅それぞれは、上記の第2の実施の形態と同一の関係を満足するものである。
【0053】
このように、本発明の第4の実施の形態によれば、素子分離構造にLOCOS構造を採用した場合であっても、上記第1および第2の実施の形態と同様の効果を呈することができる。
【0054】
(第5の実施の形態)
次に、本発明の第5の実施の形態について説明する。図17は、本発明の第5の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。上記の第1乃至第4の実施の形態では、メモリセルアレイ端部における素子分離領域16の幅、浮遊ゲート電極18間のスペースおよび素子領域12の幅のみをアレイ内部のものより大きくなるように設定したが、この第5の実施の形態では、アレイ端部の素子分離領域16等に限らず、アレイ端部から内部方向に向かって2番目、3番目、……、に位置する素子分離領域16の幅もアレイ内部よりも大きくなるように設定した例である。
【0055】
図17に示すように、この第5の実施の形態に係る不揮発性半導体記憶装置では、第1に、素子分離領域16の幅が、次の条件を満足するように設定される。すなわち、メモリセルアレイの端部における素子分離領域16の幅をT1、メモリセルアレイの端部から内部方向に向かって2番目の素子分離領域16の幅をT2、メモリセルアレイの内部における素子分離領域16の幅をT3とした場合、T1,T2,T3は、次の条件を満足する。
【0056】
T1>T2>T3…(6)
第2に、浮遊ゲート電極18間のスペースが、次の条件を満足するように設定される。すなわち、メモリセルアレイの端部におけるスペースをS1、メモリセルアレイの端部から内部方向に向かって2番目のスペースをS2、メモリセルアレイの内部におけるスペースをS3とした場合、S1,S2,S3は、次の条件を満足する。
【0057】
S1>S2>S3…(7)
第3に、メモリセルアレイの端部における素子領域12の幅をL1、メモリセルアレイ端部から内部方向に向かって2番目の素子領域の幅をL2、メモリセルアレイの内部における素子領域12の幅をL3とした場合、L1,L2,L3は、次の条件を満足する。
【0058】
L1>L2>L3…(8)
このように、本発明の第5の実施の形態によれば、上記第1および第2の実施の形態の効果を、より顕著に実現することができる。
【0059】
(その他の実施の形態)
上記の実施の形態においては、図1、図8、図10、図16および図17に示すように、メモリセルアレイ端部における浮遊ゲート電極18は、アレイ外側では完全に除去されているが、本発明はこのような構成に限るものではない。たとえば、図18に示すように、アレイ外側44においても、浮遊ゲート電極18が残存するように構成しても、もちろん構わない。
【0060】
また、本発明は、電気的に書き換え可能な不揮発性半導体記憶装置であれば良く、NOR型、NAND型、AND型、DINOR型等の各種のメモリセルアレイ構成に適用可能である。
【0061】
上記の実施の形態に係るレチクルでは、アレイ端付近ではパターンの規則性の崩れによって、レチクルの寸法通りにフォトレジストパターンが形成されない場合がある。そこで、たとえば、アレイ端部のライン幅をアレイ内よりも太くする等の補正をすることも可能である。
【0062】
また、上記の実施の形態では、露光された部分がフォトレジストのスペースとなるポジタイプのレジストを適用した場合を例として説明しているが、逆に露光された部分がフォトレジストのラインとなるネガタイプのレジストを適用しても良い。この場合、上記の実施の形態に係るレチクルのパターンは、白黒を反転させたパターンを用いれば良い。
【0063】
さらに、上記の実施の形態に係るレチクルは、その遮光部分がクロム等の完全に光を遮光するものであっても良いし、また、ハーフトーン位相シフトマスクのように、若干の光を透過させたり位相を変化させたりするものであっても良い。また、隣接するラインパターンの位相が異なる、レベルソン型位相シフトマスクであっても良い。
【0064】
【発明の効果】
本発明によれば、メモリセルアレイ端部での寸法バラツキに起因する不良を抑制し、高歩留りおよび高信頼性を実現できる不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。
【図2】図1の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図3】図1の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図4】図1の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図5】図1の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図6】図1の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図7】(a)は図2のフォトレジストパターン30を半導体基板10上に転写するレチクル上のパターンの主要部を示す図、(b)は図2のフォトレジストパターン34を半導体基板10上に転写するレチクル上のパターンの主要部を示す図である。
【図8】本発明の第2の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。
【図9】(a)は図8の素子領域12および素子分離領域16を規定するフォトレジストパターンを半導体基板10上に転写するレチクル上のパターンの主要部を示す図、(b)は図8の浮遊ゲート電極18を規定するフォトレジストパターンを半導体基板10上に転写するレチクル上のパターンの主要部を示す図である。
【図10】本発明の第3の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。
【図11】図10の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図12】図10の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図13】図10の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図14】図10の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図15】図10の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図16】本発明の第4の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。
【図17】本発明の第5の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。
【図18】本発明の第6の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。
【図19】従来技術に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、(b)はその平面図、(a)は(b)の線A−Aに関する断面図である。
【図20】図19の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図21】図19の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図22】図19の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図23】図19の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図24】図19の不揮発性半導体記憶装置の製造工程を示す図であり、(a)はその断面図、(b)のその平面図である。
【図25】図20乃至図24に示した、図19の不揮発性半導体記憶装置の製造工程で用いられるレチクル上のパターンの主要部を示す図であり、(a)は図20のフォトレジストパターン30を半導体基板10上に転写するレチクルで、(b)は図23のフォトレジストパターン34を半導体基板10上に転写するレチクルである。
【図26】図19の不揮発性半導体記憶装置の製造工程を示す断面図であり、図20と同じ工程に対応するものである。
【図27】図19の不揮発性半導体記憶装置の製造工程を示す断面図であり、図20と同じ工程に対応するものである。
【図28】図19の不揮発性半導体記憶装置の製造工程を示す断面図であり、図27のエッチング後に対応するものである。
【図29】図19の不揮発性半導体記憶装置の製造工程を示す断面図であり、図23と同じ工程に相当するものである。
【図30】図19の不揮発性半導体記憶装置の製造工程を示す断面図であり、図24と同じ工程に相当するものである。
【符号の説明】
10 半導体基板
12 素子領域
14 ゲート絶縁膜
16 素子分離領域
18 浮遊ゲート電極
20 ゲート電極間絶縁膜
22 制御ゲート電極
24 メモリセル
26 バッファ酸化膜
28,36 マスク材(窒化シリコン膜)
30,32,38,40 フォトレジストパターン
32 溝(トレンチ)
42 基板やられ
Claims (10)
- 半導体基板と、
前記半導体基板の主面に配置された複数の素子分離領域と、
前記半導体基板の主面に配置され、前記素子分離領域に囲まれた複数の素子領域と、
前記素子領域の上部に配置された浮遊ゲート電極とを有するメモリセルアレイ構造を少なくとも具備し、
複数の素子分離領域を備える前記メモリセルアレイの端部での素子分離領域幅が前記メモリセルアレイの内部での素子分離領域幅よりも大きく、かつ、前記メモリセルアレイの端部での浮遊ゲート電極間隔が前記メモリセルアレイの内部での浮遊ゲート電極間隔よりも大きいことを特徴とする不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、さらに、複数の素子領域を備える前記メモリセルアレイの端部での素子領域幅が前記メモリセルアレイの内部での素子領域幅よりも大きいことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイの端部から内部方向に向かってn番目(n:自然数)の素子領域幅Lnは、
Ln−1>Ln>Ln+1
の関係を有することを特徴とする請求項2に記載の不揮発性半導体記憶装置。 - 前記メモリセルアレイの端部から内部方向に向かってn番目(n:自然数)の素子分離領域幅Tnは、
Tn−1>Tn>Tn+1
の関係を有することを特徴とする請求項1又は請求項2に記載の不揮発性半導体記憶装置。 - 前記メモリセルアレイの端部から内部方向に向かってn番目(n:自然数)の浮遊ゲート電極間隔Snは、
Sn−1>Sn>Sn+1
の関係を有することを特徴とする請求項1又は請求項2に記載の不揮発性半導体記憶装置。 - メモリセルアレイの端部での素子分離領域幅が前記メモリセルアレイの内部での素子分離領域幅よりも大きくなるように、半導体基板の主面に素子分離領域を形成する工程と、
前記素子分離領域に囲まれた素子領域の上部に、前記メモリセルアレイの端部での浮遊ゲート電極間隔が前記メモリセルアレイの内部での浮遊ゲート電極間隔よりも大きくなるように、浮遊ゲート電極を形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記素子分離領域を形成する工程は、前記メモリセルアレイの端部での素子領域幅が前記メモリセルアレイの内部での素子領域幅よりも大きくなるように、前記素子領域を画定するものであることを特徴とする請求項6記載の不揮発性半導体記憶装置の製造方法。
- 前記メモリセルアレイの端部から内部方向に向かってn番目(n:自然数)の素子領域幅Lnは、
Ln−1>Ln>Ln+1
の関係を有することを特徴とする請求項7記載の不揮発性半導体記憶装置の製造方法。 - 前記メモリセルアレイの端部から内部方向に向かってn番目(n:自然数)の素子分離領域幅Tnは、
Tn−1>Tn>Tn+1
の関係を有することを特徴とする請求項6又は請求項7に記載の不揮発性半導体記憶装置の製造方法。 - 前記メモリセルアレイの端部から内部方向に向かってn番目(n:自然数)の浮遊ゲート電極間隔Snは、
Sn−1>Sn>Sn+1
の関係を有することを特徴とする請求項6又は請求項7に記載の不揮発性半導体記憶装置の製造方法。
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