JP4704015B2 - 半導体装置及び半導体記憶装置の製造方法 - Google Patents
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第2の方法としてレベンソン型位相シフト露光法による微細化も検討されている。レベンソン型位相シフト露光法とは隣り合う露光部の位相が反転するようにマスクに位相シフタと呼ばれる位相差を生む透明な部材を形成し(ガラス部をエッチングして同様な光学効果を得るタイプもある)、そのマスクを介して露光する超解像露光法である。干渉を利用して光学像コントラストを上げる解像度向上法である。この方法をフラッシュメモリに適用することが提案されている(例えば、非特許文献1参照。)。
前記第1パターンの周囲に、前記第1パターンと接する第2パターンを自己整合的に形成する工程と、
前記第2パターンを形成した後、前記第1パターンを除去する工程と、
前記第2パターンを一部で分断する工程と、
分断された第2パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、
前記配線パターンを覆う層間絶縁膜を形成する工程と、
前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込むことによりプラグを形成する工程とを含むことを特徴とするものである。
第1パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第1パターンの側壁に沿って閉ループ状の第2パターンを形成する工程と、
第2パターンを形成した後、前記第1パターンを除去する工程と、
前記第2パターンの一部をエッチングすることにより、前記第2パターンを複数の第3パターンに分断する工程と、
前記第3パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、
前記配線パターンを覆う層間絶縁膜を形成する工程と、
前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含むことを特徴とするものである。
浮遊ゲートの上方に導電膜を形成する工程と、
前記導電膜上に第1パターンを形成する工程と、
第1パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第1パターンの側壁に沿って閉ループ状の第2パターンを形成する工程と、
第2パターンを形成した後、前記第1パターンを除去する工程と、
前記第2パターンの一部をエッチングすることにより、前記第2パターンを複数の第3パターンに分断する工程と、
前記第3パターンをマスクとして前記導電膜をエッチングすることによりコントロールゲートを形成する工程と、
前記コントロールゲートを覆う層間絶縁膜を形成する工程と、
前記コントロールゲートの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含むことを特徴とするものである。
また、本発明は、狭小ピッチでコントロールゲートを形成することができ、該コントロールゲート端部に接続するプラグを高い裕度で形成することができる。
図1は、本発明の実施の形態1による半導体装置の製造方法を説明するための工程断面図である。
先ず、基板上に導電膜を形成した後、図1(a)に示すように、導電膜上に第1パターン11をリソグラフィの解像度内で形成する。その後、図1(b)に示すように、パターンピッチバランス調整を行うためのトリムエッチングを行って、第1パターンを細らせて、第1パターン11aとする。すなわち、後述する配線パターン13のピッチを考慮して、トリムエッチングにより第1パターン11を細らせる。
その後、図1(d)に示すように、閉ループの第2パターンをベンディング部(屈曲部)が残るように分断し、端部のベンディング部が孤立して存在する第3パターン12aを形成する。
次に、第3パターン12aをマスクとして導電膜をドライエッチングすることにより、図1(e)に示すように、基板上に配線パターン13が形成される。そして、配線パターン13を覆う層間絶縁膜を形成した後、該層間絶縁膜内に、配線パターン13の端部(屈曲部)近傍上に、配線パターン13の線幅より大きな径を有する開口14としての接続孔を形成する。この接続孔14内に導電膜を埋め込むことにより、引き出し電極用のプラグが形成される。開口14として、後述するホールではなく開口溝を形成してもよい。
第1パターン11はリソグラフィの解像度で決まる最小ピッチまでしか細くすることはできないが、第1パターン11aの周囲(ペリフェラル部)に自己整合的にパターン12を形成し、閉ループを分断することにより、第1パターン11aのパターンピッチの中に2本の微細配線パターン13を形成できる。すなわちハーフピッチで配線パターン13を形成することが可能となる。電極の取り出し部にはパッドを形成せず、接続孔14の径を大きくすることにより配線パターン13と孔14との重ね裕度を確保することができる。
図2は、本発明の実施の形態2による不揮発性半導体記憶装置を説明するための平面図である。図3は、図2に示した不揮発性記憶装置の断面図である。詳細には、図2は、不揮発性半導体記憶装置の代表例であるフラッシュメモリセルを示す平面図である。図3(a)は図2のA−A’断面図であり、図3(b)は図2のB−B’断面図であり、図3(c)は図2のC−C’断面図である。
各メモリセルの制御ゲート111aは行方向に接続され、ワード線を形成している。浮遊ゲート103bとウェル101とはゲート絶縁膜102aにより、浮遊ゲート103bと第3ゲート107aとは絶縁膜106aにより、浮遊ゲート103bとワード線111aとは絶縁膜110aにより、第3ゲート107aとワード線111aとは絶縁膜108aによりそれぞれ分離されている。
第3ゲート107aは、ワード線111a及びチャネルと垂直な方向に存在する浮遊ゲート103bの隙間に埋込まれている。さらに、浮遊ゲート103bが第3ゲート107aに対し対称に存在すると共に、第3ゲート107aが浮遊ゲート103bに対し対称に存在している。
第3ゲート107aは、ソース/ドレイン領域105の上方に配置され、ソース/ドレイン領域105と同様に、ワード線111a及びチャネルに対して垂直に、すなわち列方向に配置されている。
通常、最小加工寸法Fはリソグラフィの解像度で決まるため、X方向(Fx)もY方向(Fy)も同じ寸法であるが、本実施の形態1ではワード線の線幅を最小でリソグラフィの最小解像ピッチの1/4にすることが可能であるため、最小メモリセル面積は(1/2)×P2(P:リソグラフィ最小解像ピッチ)となり、通常のメモリセル面積P2よりも半減する。なお、ワード線の方向と垂直ないわゆるデータ線の方向では、微細化をすると素子分離特性、拡散層の抵抗、ホットエレクトロンなどの影響によるトランジスタ特性に大きな影響が出るので単純なシュリンクができず、その対策で構造が複雑になる。基本構成的には縦横とも同じ寸法にできるが、あえてワード線方向、すなわちコントロールゲートのみ大幅にシュリンクすることで比較的簡単な構造で、開発期間も短く集積度の高いフラッシュメモリを製造することができる。
図4から図6は、本実施の形態2によるメモリセルの製造方法を説明するための工程断面図である。
先ず、図4(a)に示すように、基板100であるシリコン基板の上層にp型ウェル101を形成する。そして、このp型ウェル101上に、12nm程度の膜厚でゲート酸化膜(ゲート絶縁膜)102を熱酸化法により形成する。
各図の(ii),(iii)では、例えば、図7(a)に示すように、基板201、導電膜202、酸化膜203、レジストパターン204と簡単化して示している。実際には、上述のように、基板201はその表面が酸化膜で覆われた図6(d)に示すような積層構造をもち、導電膜202は上記ポリメタル膜である。
その後、図7(f)に示すように、レジスト膜を塗布形成し、通常の露光・現像を行うことにより、窒化膜パターン205の端部近傍上に開口207を有するレジストパターン206を形成する。ここで、リソグラフィで開けられる最小開口径とそのピッチは、リソグラフィで形成できるラインアンドスペースパターンの線幅やパターンピッチより大きくなる。しかし、図7(a)と(f)とを比較して分かるように、開口207のパターンピッチはライン204の場合の2倍であり、また開口207の大きさもライン204の線幅のほぼ2倍であるため、余裕を持って開口207を形成することができる。解像度的にはラインパターンより劣る穴パターンであるが、そのパターンピッチと穴径が大きいため、寸法精度と合わせ余裕を十分確保することができる。なお、本実施の形態2では、パターンピッチは256nm、穴径は128nmとした。なおリソグラフィの特性として、穴径が大きく、パターンピッチもゆるくなると穴の寸法精度は高くなる。
図10は、本実施の形態2に対する比較例を説明するための平面図である。図10に示すように、通常は、配線パターン601の末端部に導通孔用パッド602を形成し、該パッド602よりも小さな断面積を有する導通孔603を形成する。これに対して、本実施の形態1では、配線パターン202aの配線幅よりも太い径を有するプラグ212を形成して、該プラグ212により電気的に直接周辺へ引き出すことを可能にしている。
接続孔用の孔210は2重極照明を用いて形成し、パターンピッチが詰められる場合を示している。リソグラフィでの最小解像ピッチが4Lであるときのレイアウトである。したがって、等幅でパターンを解像させた場合リソグラフィで解像する最小のパターン幅は2Lである。ここでのリソグラフィでの最小解像パターン寸法は光学上の理論限界ではなく、露光裕度を加味した実用解像度で定義している。本実施の形態2では、2Lは64nmにあたる。本実施の形態2で説明したようにサイドウォールを使った加工法によりメモリセル領域での配線パターン202aのパターンピッチは2L、配線幅およびその間隔はLであり、リソグラフィ実用解像度の半分となる。閉ループを分断する開口207のパターンピッチは8L、その開口径は例えば4Lである。縦からも横からも回折の影響を受けるため解像度の落ちる穴パターンであっても、実用解像度2Lの2倍の開口径であり、パターンピッチにいたっては4倍となっているため、円形開口207を容易に解像することが可能である。接続孔210はそのパターンピッチが4Lであり、ライン系の実用解像度と同じである。そのため2重極照明と言う強い超解像手段を用いて解像させる。この方法では、前述(図9参照)のようにパターンピッチ方向が短径の楕円形状となる。照明条件によって楕円の程度は変わるが代表的には長径は短径の倍の4Lとなる。またレジストプロセスによっても多少変わるが、配線ループの先端形状に着目すると、直線部分に変わるのは先端から約4Lである。以上より、図14に示すレイアウトの場合、接続孔と干渉することなく、また直線状の配線領域となるメモリセル部として使用可能な領域は、配線ループの先端から上下にそれぞれ4L+αだけ除外した領域である。すなわち、メモリセル部として使用不能領域は上下合わせて8L+2αである。ここで、αは合わせと寸法精度を考慮して決まる余裕寸法である。
図12は、本発明の実施の形態3による不揮発性半導体記憶装置を説明するための断面図である。詳細には、図12(a)はワード線の延在方向に対し平行に切断した断面図であり、図12(b)は該延在方向に対し垂直に切断した断面図である。
実施の形態2では2本単位で直接周辺回路用の引出しを行った場合を示した。すなわち、図8(h)で配線パターン202aを左から1,2,3,…と数えると、2,3のペア、4,5のペア、6,7のペアのように、2本単位で図中上又は下から電気的接続をとるレイアウトの場合を説明した。本実施の形態4では、図13を参照して、1本単位で上又は下から電気的接続を取る場合について説明する。図13は、本実施の形態4による半導体記憶装置の製造方法を説明するための工程断面図である。
次に、図13(b)に示すように、リソグラフィにより開口溝216がアレイ状に並んだレジストパターン215を形成する。この開口溝216アレイのパターンピッチは128nmであり、トーン反転している。しかし、実施の形態2において図7(a)に示したレジストパターン204とパターンピッチが同じであり、パターン解像が可能である。開口溝216の溝幅は64nmとする。窒化膜パターン205のパターン幅は32nmであり、余裕を持って配線パターン205の端部近傍上に開口溝216を形成することが可能である。閉ループ状の窒化膜パターン205の分断が目的のため、解像するのであればホール状の開口でも良い。しかし、パターンピッチが狭いためリソグラフィの解像裕度が狭いことを考慮して、直線性のある開口溝216アレイを形成することが好適である。四方から回折を受けるホールに比べ、横方向からの回折光が主体の開口溝アレイの方が解像裕度が高い。実施の形態1では開口パターンはホール形状であったが、この場合はパターンピッチも緩く、ホール径も大きかったため解像裕度の問題は起こらない。
図15に示すように、アレイ状開口217はそのパターンピッチが実用解像度4Lであるためスリット状とし、分離性を高めている。このため横方向は2Lであるが、縦方向は例えば8Lの長さとなっている。この場合でもパターンの半分を配線ループの外に持っていくことによりメモリセル使用不能領域は上下合わせて8L+2αにすることができる。
Claims (5)
- 導電膜上に第1パターンを形成する工程と、
第1パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第1パターンの側壁に沿って閉ループ状の第2パターンを形成する工程と、
第2パターンを形成した後、前記第1パターンを除去する工程と、
前記第2パターンの一部をエッチングすることにより、前記第2パターンを複数の第3パターンに分断する工程と、
前記第3パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、
前記配線パターンを覆う層間絶縁膜を形成する工程と、
前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含み、
前記配線パターンの屈曲した端部が露出するように前記開口を形成することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1パターンをリソグラフィの解像限界ピッチで形成し、前記配線パターンを該解像限界ピッチよりも狭いピッチで形成することを特徴とする半導体装置の製造方法。 - 不揮発性の半導体記憶装置の製造方法であって、
浮遊ゲートの上方に導電膜を形成する工程と、
前記導電膜上に第1パターンを形成する工程と、
第1パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第1パターンの側壁に沿って閉ループ状の第2パターンを形成する工程と、
前記第2パターンを形成した後、前記第1パターンを除去する工程と、
前記第2パターンの一部をエッチングすることにより、前記第2パターンを複数の第3パターンに分断する工程と、
前記第3パターンをマスクとして前記導電膜をエッチングすることによりコントロールゲートを形成する工程と、
前記コントロールゲートを覆う層間絶縁膜を形成する工程と、
前記コントロールゲートの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含み、
前記コントロールゲートの屈曲した端部が露出するように前記開口を形成することを特徴とする半導体記憶装置の製造方法。 - 請求項3に記載の半導体記憶装置の製造方法であって、
メモリセル領域の周辺に位置する周辺回路領域で前記屈曲した端部が露出するように前記開口を形成することを特徴とする半導体記憶装置の製造方法。 - 請求項3に記載の半導体記憶装置の製造方法において、
前記第1パターンをリソグラフィの解像限界ピッチで形成し、前記コントロールゲートを該解像限界ピッチよりも狭いピッチで形成することを特徴とする半導体記憶装置の製造方法。
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