半導体装置の微細化は世代とともに進展しているが、かかる微細化はリソグラフィ技術に大きく依存している。しかし、ピッチの幅が100nm(ゲート長が50nm以下)より小さいフラッシュメモリのロードマップにおいては、露光装置のロードマップよりも先行した微細化の要求がなされている。また、微細化の要求に応じるためには高価な露光装置設備が必要とされる。
かかる要求に応じるため、様々な対応が考えられているが、現在の技術水準から考えると、特にゲートやShallow Trench Isolation(以下、STI)、配線を形成する際には、露光技術だけを用いたのでは要求寸法を達成するのが困難と考えられる。従って、要求寸法に応えるためには、以下に述べるような側壁マスクトランスファー技術を用いなければ要求寸法が達成できない。また、前記技術を利用した方が、高価な露光装置設備を用いる必要がないため、コストを抑えることが出来る。
ここで一般的な側壁マスクトランスファー技術について説明する。図28乃至図32は、側壁マスクトランスファー技術を用いてゲートを形成する場合の半導体装置の構成図である。図28乃至図32において、(A)は断面図、(B)は平面図である。
図28において、トランジスタなどの半導体素子が形成されたシリコン基板10上に、シリコン酸化膜などのゲート絶縁膜11を熱酸化処理などにより形成し、更に、ポリシリコンと絶縁膜とポリシリコンの3層構造などからなるゲート材料膜(ここでは、単純にポリシリコン膜)12をCVD技術を用いてゲート絶縁膜11上に堆積する。なお、前記ゲート材料膜は、前記3層構造であってもよいし、単純なポリシリコン膜であってもよい。
次に、前記ポリシリコン膜12上に、SiO2などの第1ハードマスク13をCVD技術を用いて堆積する。更に、加工寸法の微細化による露光光の短波長化に伴い、露光にエキシマレーザーが用いられるが、従来のi線、g線に比べて酸化膜などからの反射の影響が大きくなることから、レジストパターン17に反射光が作用するのを防ぐため、Bottom反射防止膜(以下、BARC16という。)を、スピンコート技術を用いて堆積する。そして、同様にスピンコート技術を用いてレジスト材を堆積する。
レジスト材の堆積が終わったら、露光技術を用いて前記レジスト材にライン・アンド・スペースパターンなどをパターニングしてレジストパターン17を形成する。この際、前記レジストパターン17は、要求されているピッチの倍のピッチの寸法でパターン形成される。
続いて、レジストパターン17をマスクとして、ドライエッチング技術を用いて、BARC16及び第1ハードマスク13を加工するが、BARC加工時又は第1ハードマスク加工時に寸法を細める(以下、スリミング技術という。)、又は第1ハードマスク加工後に第1ハードマスクをウェットエッチングなどで寸法を所望の寸法に細めることで、第1ハードマスク13を要求ピッチの半分の寸法のパターンにスリミングする(図29)。レジストは、第1ハードマスク加工後にアッシング技術により除去する。
要求されたピッチの約半分の寸法にスリミングされた第1ハードマスク13上に、Si3N4などの第2ハードマスク14をCVD技術を用いて堆積する。この際、堆積される第2ハードマスク14の膜厚は、要求ピッチの約半分の寸法とされる(図30)。
次にドライエッチング技術を用いて、第2ハードマスク14を、第1ハードマスク13の表面が露出するまで異方的にエッチングすることにより、第1ハードマスク13の側壁に第2ハードマスク14からなるマスク構成となる(図31)。
第1ハードマスク13を選択的に剥離すると、要求ピッチのライン・アンド・スペースパターンの第2ハードマスク14を形成することができる。但し、ここでの第2ハードマスク14は、隣接する2本のラインの端部が繋がった環状形状で形成される。
この第2ハードマスク14をマスクにポリシリコンをドライエッチングし、続いて第2ハードマスク14を剥離することで要求ピッチのゲート材12を完成することができる(図32)。
上述のような技術を用いることにより、要求されるデザインが厳しくなってきても要求ピッチの2倍の寸法のピッチを露光することができれば、要求ピッチのライン・アンド・スペースを形成することができる。
しかし、かかる方法によってセルゲートを形成する場合、図32で示したとおり、隣接する2本のゲート材12がゲート端で繋がった状態のセルゲートが形成される。従って、要求ピッチのセルゲートを作成した後に、前記ゲート端を加工して、目的のセルゲートを2本作成する工程が必要になる。
図33は、側壁マスクトランスファー技術を用いてゲートを形成する場合の一般的なゲート形成を示す模式図である。図33において示すように、図32において形成した2本のセルゲート22のゲート端が繋がった状態のセルゲート22の、残したい部分を覆うようにレジストパターン17を形成し、エッチングによってセルゲート端をオープンになるように加工しなければならない。従って、加工工程が増加することになる。
また、側壁マスクトランスファー技術を用いてラインを形成する場合、図33に示す工程でセルゲート端をオープンにしようとする場合、実際には、セルゲート端でスペースが細くなったり、セルゲート22がショートしたりしてしまう。図34は、側壁マスクトランスファー技術を用いてゲートを形成する場合の一般的なゲート形成におけるゲート端のスペースの細りやショートを示す模式図である。
図34において左側に示すレジストパターン17は、上述した図28乃至図29で形成されたレジストパターン17であるが、図34に示すように、該レジストパターン17自体が、細ったり、切れてしまい、このパターンを基に側壁マスクトランスファー技術を用いてセルゲート22を形成した場合、図34右側に示すとおりセルゲート22間がショートなどしてしまうのである。
上述のように、レジストパターン17が細ったり、切れてしまう原因は、図28乃至図29で示したように、セルゲート22を構成するゲート絶縁膜11、ゲート材12を積層した後フォトレジストを塗布してゲートパターンを焼き付けるが、ゲートパターン焼付け時の露光装置や加工装置のゆらぎ等により、パターンの疎な部分については、形成されるレジストパターン17が細ってしまうからである。
上述したような、細ったり、切れたレジストパターン17を基に側壁膜を堆積してセルゲート22を形成した場合、図34右側に示すように、形成したセルゲート22自体がゲート端が細ったり、ゲート端で2本のセルゲート22が接触してしまいショートの原因となる。
本発明の実施形態は、側壁マスクトランスファー技術を用いてセルゲート等のラインを形成する場合に、ラインの細り又はショートの影響を意識する必要のない半導体装置を提供するとともに、ラインの細りやショートの影響を排除できるライン形成方法を提供する。
図1は、本発明の一実施形態に係る半導体装置のメモリセルブロック内のセルゲート配置の平面図である。本発明の一実施形態に係る半導体装置は、メモリセルブロック内の2つのセレクトゲート間に配置されるセルゲートが概略矩形の閉ループ形状を有し、かつ隣接する2個のメモリセルブロックが前記セルゲートを共有していることを特徴とする。図1においては、NAND型フラッシュメモリを例に図示しているが、本発明の一実施形態にかかる半導体装置は、これに限定されるわけではない。また、図36は、図1に示す本発明の第1の実施形態に係る半導体装置の等価回路図である。
図1及び図36を基に説明する。図1において、隣接する2個のメモリセルブロック28が並列に配置される。図1においては、例として、NAND型フラッシュメモリのメモリセルブロック28を示している。前記2個のメモリセルブロック28は、それぞれが、2個(1対)のセレクトゲート(選択ゲート線)21を有する。
図36において、NAND型フラッシュメモリの各NANDセルユニットは、複数のメモリセルが直列に接続されて構成され、その一端は選択ゲート線SGD42に接続された選択ゲートトランジスタSTr1を介してビット線BL41に、他端は選択ゲート線SGS43に接続された選択ゲートトランジスタSTr2を介して共通ソース線46に接続されている。各々のメモリセルの制御ゲートは、セルゲート22(セルゲート1〜セルゲート4)に接続されている。一本のセルゲート22(ワード線)に接続される複数のメモリセルが「ページ」という単位を構成する。セルゲート22は、それぞれ引き出されて転送ゲートを通じてロウデコーダ47に接続される。図1の第1、第2のセレクトゲートSG1(21a)とSG2(21b)を制御することによってデータの書き込みや読み出しを行うメモリセルブロック28が選択される。
図1において、2個(1対)のセレクトゲート21間には、セルゲート22が配置される。本発明の一実施形態に係る半導体装置においては、前記セルゲート22が概略矩形の閉ループ形状を有し、かつ隣接する2個のメモリセルブロック28を跨いで配置され、前記一対のセレクトゲートは前記1個のメモリセルブロック内において前記複数のセルゲート22を挟む位置に配置されることを特徴とする。
一対のセレクトゲート21間には、一つのNANDセルユニットに接続されるメモリセルの個数に対応するセルゲート22が配置される。言い換えれば、セレクトゲート21は1個のメモリセルブロック内において前記複数のセルゲート22を挟む位置に配置される。図1においては、説明上4本のセルゲート22が配置されている例を示しているが、上述のようにNANDセルユニットに接続されるメモリセルの数に対応して配置されるため、本図の例に制限されるわけではない。
ここで、上述のように本発明の一実施形態に係る半導体装置においては、セルゲート22が、概略矩形の閉ループ形状を有し、かつ、隣接するメモリセルブロック28間を跨いで配置されることを特徴とする。即ち、図1に示すように、4本のセルゲート22は当初から隣接メモリセルブロック1及びメモリセルブロック2(28)を跨ぐように概略矩形の閉ループ形状に形成される。この際、メモリセルブロック1(28)の2個のセレクトゲート21のうちメモリセルブロック2(28)に近い側に配置されるセレクトゲートSG2(21b)と、メモリセルブロック2(28)の2個のセレクトゲート21のうちメモリセルブロック1(28)に近い側に配置されるセレクトゲートSG1(21a)が、前記概略矩形の閉ループ形状のセルゲート22の内部に囲まれて配置されるように形成される。
また、本発明の一実施形態に係る半導体装置は、概略矩形の閉ループ形状に形成される複数のセルゲートが、矩形の4辺のうちの一つの辺において隣接セルゲートとの間の距離が広く設定されることを特徴とする。図2は、図1に示した本発明の一実施形態に係る半導体装置の概略矩形の閉ループ形状のセルゲートの4角のうち、左側上部角の拡大模式図である。
図1において、2つのメモリセルブロック1(28)及びメモリセルブロック2(28)を跨ぐ形で概略矩形の閉ループ形状に形成される複数のセルゲート22は、概略矩形の閉ループ形状の4辺のうち、相対するセレクトゲート21が延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の辺のうち上部の辺において、隣接するセルゲート22間の間隔が広くなるように設定されている。より具体的には、図1の相対するセレクトゲート21に平行な方向及び図2の活性領域24に垂直な方向の辺の前記複数のセルゲート22間の間隔S1と、図1の相対するセレクトゲート21に垂直な方向及び図2の活性領域24に平行な方向の辺、即ち相対するセレクトゲート21に対して直交する方向に平行な辺のうち上部の辺の前記複数のセルゲート22間の間隔S2とは大きさが異なり、S2>S1と上部の辺の隣接セルゲート22間の間隔が広くなるように設定されている。
微細化が要求されるライン・アンド・スペースの形成に伴い、ゲートへのコンタクトを取る場合のコンタクト形成の微細化も要求されるが、微細化技術が若干追いついていないのが現状であり、コンタクトの形成が、所定の位置、大きさと僅差ずれてしまう場合がある。所定の位置、大きさとずれた製品は不良品となるため、製造ロスが生じる。従って、セルゲート22にコンタクトを設ける場合、コンタクトとの合わせのマージンが要求される。
図1及び図2に示したとおり、本発明の一実施形態においては、概略矩形の閉ループ形状のセルゲート22の隣接セルゲート間の間隔が、相対するセレクトゲート21に対して直交する方向に平行な辺のうち上部の辺において広くなるように設定されているため、この部分にコンタクト23を取ることで、前記合わせのマージンを取ることができ、製造ロスを削減できる。
また、一般的に半導体装置においては、セルゲートがセレクトゲート間に直線で配置されるため、コンタクトもセレクトゲート間に配置されたセルゲートに設けられることになる。前記セレクトゲート間には、多数のセルゲートが配置されるが、例えばNANDセルユニットに32個のメモリセルが接続されていれば、微細な間隔に32本のセルゲートが配置されることになる。このような微細な間隔において、合わせのマージンを取りながら所定の位置に必要なコンタクトを設けることは容易ではない。今後更なる微細化が進行した場合問題となる。
本発明の一実施形態に係る半導体装置においては、コンタクトを、相対するセレクトゲート間に直交する方向に配置されるセルゲートに設けることを特徴とする。上述のとおり、本発明の一実施形態に係る半導体装置は、複数の概略矩形の閉ループ形状のセルゲートを有し、該複数の概略矩形の閉ループ形状のセルゲートは、相対するセレクトゲート間に直交する方向に平行な辺の1辺において隣接セルゲート間の間隔が広く設定されている。従って、本発明の一実施形態に係る半導体装置においては、相対するセレクトゲート間に直交する方向に平行なセルゲートの辺にコンタクトを設けることが可能となる。
この結果、本発明の一実施形態に係る半導体装置においては、余裕を持って合わせマージンを取りながらコンタクトを形成することが可能となり、微細化の進行に対応することができる。
図6は、本発明の一実施形態に係る半導体装置のコンタクトの配置を示す平面図である。図6に示すように、2つのメモリセルブロック28に跨って複数のセルゲート22が配置される。前記セルゲート22は概略矩形の閉ループ形状を有し、相対するセレクトゲート21間に直交する方向に平行な上部の辺において、隣接セルゲート間の間隔が広く設定されている。前記セルゲート22及びセレクトゲート21には、コンタクト23が設けられて配線が接続される。また、活性領域AA24にもコンタクトが設けられ配線が接続される。
図6に示すように本発明の一実施形態に係る半導体装置においては、セルゲート22のコンタクト23は、概略矩形の閉ループ形状の4辺のうち、隣接セルゲート間の間隔が広く設定された相対するセレクトゲート21間に直交する方向に平行な上部の辺に設けられる。該上部の辺は、隣接セルゲート間の間隔が広いため、十分な合わせのマージンを取ってコンタクト23を設けることができる。一方、概略矩形の閉ループ形状を有する前記複数のセルゲート22の、相対するセレクトゲート21間に平行する方向の2辺は、隣接セルゲート間の間隔が狭い。従って、微細化が進行し、配置されるセルゲート22の数が増えるほど前記間隔が狭まり、該2辺にコンタクト23を設けることは容易ではなくなる。本発明の一実施形態によれば、微細化の進行にも対応することが可能となる。
なお、図1及び図2においては、隣接セルゲート間の間隔が広くなる辺を、概略矩形の閉ループ形状のセルゲート22の4辺のうち、相対するセレクトゲート21に対して直交する方向に平行な上部の辺としているが、これに限定されるわけではない。図示はしないが、概略矩形の閉ループ形状のセルゲートの4辺のうち、相対するセレクトゲート間に直交する方向に平行な下部の辺としても良い。また、隣接セルゲート間の間隔が広くなる辺は、概略矩形の閉ループ形状のセルゲートの4辺のうちの1辺に限られず、相対するセレクトゲート間に直交する方向に平行な2辺とも広くすることも可能である。従って、コンタクトも前記2辺に分散して設けることが可能となり、設計の自由度を確保することができる。
結果として、図示はしないが、本発明の一実施形態に係る半導体装置においては、概略矩形の閉ループ形状のセルゲートの4辺のうち、相対するセレクトゲートに直交する方向に平行な2辺のいずれにおいても隣接セルゲート間の間隔を広げることが可能であり、従ってセルゲートに設けるコンタクトを、隣接セルゲート間隔が広げられた上部の辺に設けること、また、隣接セルゲート間隔が広げられた下部の辺に設けること、及び、隣接セルゲート間隔が広げられた上下2辺に分散して設けることも可能になる。いずれの位置にコンタクトを設けても、隣接セルゲート間隔が予め広く設定されているため、余裕を持って合わせマージンを取ることができ、メモリの微細化の進行に対応することができる。
上述した概略矩形の閉ループ形状のセルゲートを形成する製造方法について説明する。本発明の一実施形態に係る半導体装置は、側壁マスクトランスファー技術によってライン・アンド・スペースを形成する。
図7乃至図11は、本発明の一実施形態に係る半導体装置の、メモリセルブロックの製造工程を示す断面図である。各図においては、説明上、特にセルゲートとセレクトゲートの部分について図示している。また、図12乃至図15は、本発明の一実施形態における側壁マスクトランスファー技術のマスクパターン形成を示す平面図である。側壁マスクトランスファー技術を用いた本発明の一実施形態に係る半導体装置の製造工程において、重要な役割を果たすマスクパターンの形成過程を説明する図である。
まず、半導体基板上に、トンネル絶縁膜及びフローティングゲート電極膜を順次形成する(図示せず)。続いて、半導体基板、トンネル絶縁膜及びフローティングゲート電極膜をパターニングして、ビット線方向に延伸した複数の素子領域及び素子分離溝を形成する(図示せず)。続いて、素子分離溝内に絶縁物を形成して素子分離領域を形成する(図示せず)。更に、電極間絶縁膜及びコントロールゲート電極膜を順次形成する(図示せず)。このようにして、下地領域が形成される。このようにして形成された下地領域を加工してセルゲート及びセレクトゲートが形成されることになるが、図7乃至図11においては、前記下地領域を簡略化して説明する。
図7において、シリコン基板10上に、シリコン酸化膜などのゲート絶縁膜11を熱酸化処理などにより堆積させ、更に、ポリシリコンなどからなるゲート配線材料膜(ここでは、ポリシリコン膜)12をCVD技術を用いてゲート絶縁膜11上に堆積する。
次に、前記ゲート配線材ポリシリコン膜12上に、ゲートを加工するための第3ハードマスク15として、SiO2を、CVD技術を用いて酸化シリコン膜として堆積する。
続いて、側壁マスクトランスファー技術を用いる基となる第1ハードマスク13を、アモルファスシリコンを用いて、周知のCVD技術によってアモルファスシリコン膜として堆積する。
更に、セルゲート及びセレクトゲートのゲートパターンを形成するために、スピンコート技術を用いてレジストを堆積する(図示せず)。
レジストの堆積が終わったら、露光技術を用いて前記レジストにセルゲート及びセレクトゲートのライン・アンド・スペースパターンをパターニングする。前記ライン・アンド・スペースパターンは概略矩形の閉ループ形状に構成される。この際、レジストパターンは、要求されているピッチの2倍のピッチ2Pでリソグラフィされる。ここで、ピッチPとは、形成されるセルゲートのライン幅Wと隣接セルゲートまでのスペースSの合計の長さをいう。従って、P=W+Sであり、前記レジストパターンは2P=2(W+S)=2W+2Sで形成される。
ここで、本発明の一実施形態に係る半導体装置の形成にあたっては、最終的に形成される概略矩形の閉ループ形状を持つセルゲートの4辺のうち、相対するセレクトゲートの間に配置される2辺については、微細化のためライン幅Wと隣接セルゲートまでのスペースSは可能な限り小さくなっている。これに対して、最終的に形成される概略矩形の閉ループ形状のセルゲートの他の2辺については、ライン幅WとスペースSによるピッチP=W+Sはそれほど小さくする必要はない。コンタクト形成等の設計にあわせて、スペースSについては余裕を持って設定される。
続いて概略矩形の閉ループ形状の前記レジストパターンをマスクとして、ドライエッチング技術を用いて第1ハードマスク13を加工し、アッシング技術を用いて前記レジストパターンを除去することにより、第1ハードマスク13を半分程度の寸法のライン幅W1(最終的に希望されているスペース幅S=W1)のパターンにスリミングする。この工程で形成されたマスクパターンが図12に示す第1マスクパターンである。図12において、最終的に形成する概略矩形の閉ループ形状のセルゲートの4辺のうち、相対するセレクトゲート間に配置される2辺を形成するために、第1マスクパターン30の4辺のうち、最終的に形成される相対するセレクトゲート間に平行する方向の2辺のライン幅W1は、当初約2倍の寸法で形成されたレジストパターンをスリミングし、最終的に形成されるセルゲートのスペースSと同じ寸法に形成される。
要求されたライン幅Wにパターニングされた第1ハードマスク13上にSi3N4を用いて、周知のCVD技術によって第2ハードマスク14を堆積する。前記堆積は、第2ハードマスク14の膜厚が要求されたライン幅Wと同一になるように堆積される。この状態の断面図が図7となる。
第1ハードマスク乃至第3ハードマスクは、本実施形態においては、第1ハードマスクがアモルファスシリコン膜、第2ハードマスクが窒化シリコン膜、第3ハードマスクが酸化シリコン膜を用いているが、これに限定されるわけではない。お互いに選択比を取ってエッチングできる膜であれば良い。
第2ハードマスク14を堆積させた後、前記第2ハードマスク14を、CF4やCHF3のようなCxFyやCxHyFzガスをメインとしたガス系のドライエッチングにより異方的にエッチングを行い、第1ハードマスク13と前記第1ハードマスク13の側壁に堆積された第2ハードマスク14の側壁部分のみを残す(図8)。この工程で形成されたマスクパターンが図13に示す第2マスクパターン31である。
次に、第1ハードマスク13を、第2ハードマスク14乃至第3ハードマスク15と選択比を取れるようにCF4、SF6及びNF3などのガスを用いたChemical Dry Etching(以下、CDEという。)やReactive Ion Etching(以下、RIEという。)により選択的にエッチングして剥離する(図9)。この際、図8に示すように、第1ハードマスク13のうち、残したい部分については、レジストパターン17で覆っておき、前記エッチング後にレジストパターン17を除去することで、第1ハードマスク部分を残すこともできる。
この工程で形成されたマスクパターンが、図14に示す第3マスクパターン32である。図14では、上述したように図8において第1ハードマスク13のうち、セレクトゲート21を形成する部分について、レジストパターン17で覆って、第1ハードマスク13を残した場合の第3マスクパターン32を表している。したがって図14において図示することはできないが、セレクトゲート21を形成する部分については、レジストパターン17の下に、第1ハードマスク13が剥離されずに残っている。
図13で形成した第2マスクパターン31の最終的に形成される相対するセルゲート間に平行する方向の辺のライン幅W2は、上述のとおり最終的に形成されるセルゲートのライン幅Wの3倍の幅3Wである。図14に示した工程で前記第2マスクパターン31のライン幅W2から第1マスクパターン30のライン幅W1(=ライン幅W)が剥離される結果、残された第3マスクパターン32のラインはライン幅W3=所望のライン幅Wのライン2本が形成される。従って、第3マスクパターン32においては、ライン幅W3は所望のライン幅Wとなる。また、第2マスクパターン31のスペースS2はS2=2(W+S)−3Wで、本発明の一実施形態においてはW=Sとしているため、結果としてS2=2S−W=Sとなり、所望のスペースSが形成される。
続いて、第2ハードマスク14と残された第1ハードマスク13をマスクとして、第3ハードマスク15を、CF4やCHF3のようなCxFyやCxHyFzガスをメインとしたガス系のドライエッチングにより異方的にエッチングを行い、
最終的な所定のマスクを形成する(図10)。この工程で形成されたマスクパターンが、図15に示す最終マスクパターン33である。図15に示す最終マスクパターン33は、第3マスクパターン32で形成されたライン幅及びスペースをそのまま反映するため、前記最終マスクパターン33によって所望のライン・アンド・スペースの形状が形成される。
この最終的な第3ハードマスク15をマスクとして、ゲート材(ここではポリシリコン膜)12をエッチングしてセルゲート22及びセレクトゲート21を形成する(図11)。上述した方法によって、本発明の一実施形態に係る半導体装置が製造される。なお、前記製造工程においては第3ハードマスク15を使用しているが、前記第3ハードマスクを使用しないで形成しても良い。
上述のようなレジストパターンと側壁マスクトランスファー技術を利用した製造工程を、書き込みや読み込みを行うメモリセルMCをセレクトゲートにより選択する仕組みのメモリのゲート形成に適用した例が既に示した図6である。
図6に示す半導体装置においては、セルゲート22の両端にあるセレクトゲート21を制御することにより、前記セルゲート22に接続されたメモリセルMCが選択される。また、各セルゲート22を制御することで、各セルゲート22が接続されたメモリセルMCに、データの書き込み読み込みを行うことが出来る。ただし、図6に示すように、本発明の一実施形態に係る半導体装置は、概略矩形の閉ループ形状を有するセルゲート22を隣接する2つのメモリセルブロック28で共有するため、セレクトゲート22の動作の選択性を上げなければ、選択されていないセルで誤動作が発生するおそれが生じる。前記誤動作は書き込みで発生する。従って、この誤書き込みを防ぐためには、セレクトゲート21の寸法を大きくするなどの工夫が必要であり、本発明の一実施形態に係る半導体装置においても、セレクトゲート21の寸法は通常の寸法に比して大きく(>3W)設定されている。また、このようなタイプのメモリでは、消去を行う際には各セレクトゲート21を制御していない。従って、このような回路を用いる場合には、2メモリセルブロックの同時消去を行うことになる。
本発明の一実施形態に係る半導体装置のセルゲートは、上述の工程で形成されるため、図1に示した概略矩形の閉ループ形状を有し、かつ隣接する2個のメモリセルブロックを跨いで配置されるように形成することができる。しかも、ライン・アンド・スペースが同時に形成されることから、概略矩形の閉ループ形状を有する前記セルゲートの4辺のうち、相対するセレクトゲート間に直交する方向に平行する2辺のうちの1辺について、隣接セルゲート間のスペースSを広く設定することができる。
また、本発明の一実施形態に係る半導体装置においては、コンタクトの合わせマージンを十分に取りながら、コンタクトを設けることができ、微細化に対応することができる。
更に本発明の一実施形態に係る半導体装置においては、ライン・アンド・スペースパターン及び他のパターンを含んだ全体的なパターンを的確かつ効果的に形成することができるため、微細化が進行しても、ラインの細り又はショートの影響を排除した半導体装置を製造することができる。また、ゲート端を加工する工程を省略することができる。
また、本発明の一実施形態に係る半導体装置は上述した製造工程で製造されるが、製造工程においてレジストパターンの先細りや切れを防止するために、以下に述べる対策が採られる。その結果として、前記半導体装置の最終的に形成される概略矩形の閉ループ形状の複数のセルゲートは複数の辺を有し、且つ、前記複数の辺の2辺以上から形成される角を有し、外周側から内周側に向かってn番目のセルゲートと(n+1)番目(nは奇数)のセルゲートが形成する間隔が、所定の位置から前記角に向かって徐々に内周側に広くなるように設定されている。図2で説明する。図2において、概略矩形の閉ループ形状のセルゲートのうち、外周側から1番目と2番目のセルゲートの間隔及び3番目と4番目のセルゲートの間隔が、セレクトゲートが延在する方向と概略平行部分の辺のゲート間の間隔は、辺の中央から一定部分については同一間隔S1−1であるが、一定部分から左上部角に向かって内側に広がる。従って、角に近い部分の間隔S1−2は前記間隔S1−1よりも広い。同様に、セレクトゲートが延在する方向と概略直交部分の辺のゲート間の間隔も、中央部分から一定の部分は間隔S2−1で同一であるが一定部分から左上部角に向かって内側に広がり、該部分の間隔S2−2は前記間隔S2−1よりも広い。一方、セルゲートの幅は、概略平行部分の辺の幅W1−1、左上部角の幅W1−2、概略直交部分の辺の幅W2−1及び左上部角の幅W2−2とも同一幅である。
上述したとおり、側壁マスクトランスファー技術を用いてライン・アンド・スペースを形成する場合、図34で示したようにレジストパターンの細りや切れに起因してゲート端が細ったり、又は切れたりすることが生じる。本発明の一実施形態においては、セルゲートを概略矩形の閉ループ形状とすることで、前記ゲート端の細りや切れを抑制しているが、更に複数のセルゲートの隣接するセルゲートとの間隔は、外周側から内周側に向かって奇数番目の間隔については、セルゲートの概略矩形の閉ループ形状の角の部分について、所定の位置から角に向かって、隣接セルゲートとの間隔が徐々に内周側に広くなるように設定することで前記細りや切れの抑制が徹底でき、製造ロスを減少することができる。
セルゲートの4つの角の部分の形成方法について概略を説明する。基本的な製造方法はすでに述べたとおりであるので、角の部分の形成に関連する点を中心に説明する。図3乃至図5を基に説明するが、図3は製造過程で形成されるレジストパターンの模式図、図4は前記レジストパターンをスリミングした第1マスクパターンの模式図、図5はラインを形成する第3マスクパターンの模式図である。
第1ハードマスクを堆積するまでの工程は、上述したとおりである。次にスピンコート技術を用いて図3に示すレジストを堆積してレジストパターン17を形成する。この際、図3に示すようにレジストパターン17の角の部分について、レジストパターン17のライン幅を所定の位置から角に向かって太くなるように形成する。従って、レジストパターン17の内周側の角は、直交する方向に配置された2辺と、前記2辺のそれぞれに90度超180度未満の角度で角部に向かって接続される他の2辺から構成される角部を形成する。前記レジストパターン17をマスクに第1ハードマスクを加工して、その後半分程度の寸法にスリミングして図4に示す第1マスクパターン30を形成する。前記スリミングされた第1ハードマスクにCVD技術によって第2ハードマスクを堆積し、異方的にエッチングを行い、第1ハードマスクと第2ハードマスクの側壁部分を残す。更に、第1ハードマスクをCDE等で選択的にエッチングして剥離し第3マスクパターンを形成する。この状態が図5である。更に第3マスクパターンをマスクとして第3ハードマスクを異方的にエッチングして最終マスクパターンを形成し、前記最終マスクパターンをマスクとしてゲート材をエッチングしてセルゲートを形成する。以上の方法で形成されるため、セルゲートの角部が先細りしたり切れたりせずに形成することができる。
なお、本発明の一実施形態に係る半導体装置においては、セルゲートが概略矩形の閉ループ形状を有し、かつ隣接する2個のメモリセルブロックが前記セルゲートを共有していることを特徴とするが、セルゲート配置は図1に示した配置に限定されるわけではない。図35に、本発明の一実施形態に係る概略矩形の閉ループ形状を有するセルゲートの、他の配置例を示す。図35では、メモリセルブロック1、2及び3(各28)において、セルゲート22は、メモリセルブロック1と2(各28)、メモリセルブロック2と3(各28)で共有される。即ち、連続して隣接するメモリセルブロック28の両端のメモリセルブロック28以外のメモリセルブロック28については、隣接する二つのメモリセルブロック28とセルゲート22を共有することになる。図35においては、メモリセルブロック2(28)が、メモリセルブロック1及び3(各28)とセルゲート22を共有する。
かかる配置は、相対するセレクトゲート21間に概略矩形の閉ループ形状のセルゲート22を配置する場合に、相対するセレクトゲート21間の概略中央の部分を境界とし、前記境界から左側には、当該メモリセルブロック28の左側に位置するメモリセルブロック28と共有するセルゲート22を配置し、前記境界から右側には、当該メモリセルブロック28の右側に位置するメモリセルブロック28と共有するセルゲート22を配置する配置方法である。連続して隣接するメモリセルブロックの両端については、外側のセレクトゲート21より更に外側に配置されるセルゲート22の部分は、実質上はダミーパターンとなる。
なお、図35においては、概略矩形の閉ループ形状のセルゲート22の、相対するセレクトゲート21間に直交する方向に平行な2辺部について、他の2辺部よりも隣接するセルゲート間の間隔が広く設定され、且つ、隣接するセルゲート間の間隔S2及びS3は、全て実質的に同一の間隔で設定されている。図1に示したように、相対するセレクトゲート21間に直交する方向に平行な2辺部の上部の辺について隣接するセルゲート間の間隔S2を広く設定したり、また、相対するセレクトゲート21間に直交する方向に平行な2辺部の下部の辺について隣接するセルゲート間の間隔S3を広く設定しても良い。設計に合せて選択が可能であり、設計の自由度が確保される。また、かかる隣接するセルゲート間の間隔を広く設定した辺に、コンタクトの合わせマージンを十分に取りながらコンタクトを設けることができ、微細化に対応することができる。
なお、本発明の一実施形態に係る半導体装置について、NAND型フラッシュメモリのNANDセルユニットに適用した例について説明したが、これに限られるわけではなく、NANDセルユニットのメモリセルを通常のトランジスタに置き換えて構成しても良い。但しその際、セルゲートがトランジスタのゲート線となるように構成し、それぞれのトランジスタ間を接続したりアイソレートしたりして特定の機能を有する回路を構成するようにしてもよい。その場合、本実施形態で説明したセルゲートはゲートを意味し、メモリセルブロックは、例えば複数のゲート線が一定のライン・アンド・スペースパターンで形成されるトランジスタブロックを意味する。
更に、上述した製造方法はゲートの製造に限定されるわけではなく、例えば、活性領域AAや配線層等の製造においても有効であり、これは以下の実施形態においても全く同様である。
本発明の一実施形態に係る半導体装置においては、2つのメモリセルブロックが概略矩形の閉ループ形状のセルゲートを共有するが、前記セルゲートは、上述した製造方法によって形成される。この製造方法を応用すれば、各メモリセルブロックが、独自のセルゲートを有する半導体装置を提供することができる。本発明の第2の実施形態に係る半導体装置は、各メモリセルブロックが、概略U字型の開ループ形状の複数のセルゲートを有し、隣接する2個のメモリセルブロックにおいて、それぞれのメモリセルブロック内に配置される前記複数のセルゲートは、それぞれの開口部が対向して配置されることを特徴とする。ここで概略U字型の開ループ形状とは、一辺部が開放された馬蹄形の形状を指し、前記概略U字型の開ループ形状には、平行な2辺部と前記2辺部に概略垂直な1辺から構成される凹型、及び前記凹型の角部が直交する方向に配置された2辺と前記2辺を接続する複数の辺から構成され、前記複数の辺の交差する角度が90度超180度未満のものも含まれる。また、前記角部が曲線から構成されるものも含まれる。
本発明の第2の実施形態に係る半導体装置について図を基に説明する。図16は、本発明の第2の実施形態に係る半導体装置の、メモリセルブロック28内のセルゲート配置の平面図である。また、図37は、図16に示す半導体装置の等価回路図である。図16に示すメモリセルブロックは、図1と同様にNAND型フラッシュメモリのメモリセルブロック28を示しているがこれに限定されるわけではなく、NANDセルユニットのメモリセルを通常のトランジスタに置き換えて構成しても良い。但しその際、セルゲートがトランジスタのゲート線となるように構成し、それぞれのトランジスタ間を接続したりアイソレートしたりして特定の機能を有する回路を構成するようにしてもよい。図16で示すように、メモリセルブロック28に、相対する2個(1対)のセレクトゲート21が配置される。前記セレクトゲート21間には、複数のセルゲート22が配置される。
複数のセルゲート22は、概略U字型の開ループ形状の形状を有し、一つのメモリセルブロック28内において開ループ形状の開口部が同一方向を向いて配置され、隣接する2個のメモリセルブロック28において、それぞれのメモリセルブロック28内に配置される前記複数のセルゲート22の前記開口部が対向して対称的に配置される。図16においてはセルゲート22が4本の例を示しているが、これに限定されるわけではない。上述した一実施形態と同様に、本数に制限はない。
これを等価回路図で示すと、図37において、複数のメモリセル(MC0L〜MC3L及びMC0R〜MC3R)が直列に接続されて構成され、その一端は選択ゲート線SGD42に接続された選択ゲートトランジスタSTr1を介してビット線BL41に、他端は選択ゲート線SGS43に接続された選択ゲートトランジスタSTr2を介して共通ソース線46に接続されている。各々のメモリセルの制御ゲートは、セルゲート22(セルゲート1〜セルゲート4)に接続されている。一本のセルゲート22に接続される複数のメモリセルが「ページ」という単位を構成する。セルゲート22は、それぞれ引き出されて転送ゲートを通じてロウデコーダ47に接続される。図16のセレクトゲート21を制御することによってデータの書き込みや読み出しを行うメモリセルブロック28が選択される。
複数のセルゲート22は、隣接する2個のメモリセルブロック28間で、開口部が対向して配置される。即ち、該隣接する2個のメモリセルブロック28の境界線を中心に概略対称の形状となるように配置されている。また、前記複数のセルゲート22の隣接セルゲート間隔が、一つのメモリセルブロック28内において、相対するセレクトゲート21が延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の2辺のうち上部の辺において、間隔が広くなるように設定されている。
上述したような配置により、本発明の第2の実施形態に係る半導体装置は、一つのメモリセルブロック28が、独自の複数のセルゲート22を有することになり、本発明の一実施形態に係る半導体装置と異なり、1メモリセルブロック単位で消去が可能である。また、余裕を持って合わせマージンを取りながらコンタクトを形成することが可能となる。
図16においては、複数のセルゲート22の隣接セルゲート間隔が、一つのメモリセルブロック28内において、相対するセレクトゲート21が延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の2辺のうち上部の辺において、間隔が広くなるように設定されているが、本発明の第2の実施形態に係る半導体装置においては、前記隣接セルゲート間隔が広くなる辺を、セレクトゲート21が延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の2辺のうち下部の辺において広くなるように設定することも可能である。
図17は、本発明の第2の実施形態に係る半導体装置の、メモリセルブロック内の第2のセルゲート配置の平面図である。図17においては、図16と異なり、隣接セルゲート22間隔が広くなる辺を、セレクトゲート21が延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の2辺のうち下部の辺において広くなるように設定されている。メモリセルを含めたメモリ全体の設計において、前記下部の辺の側を広く設定せざるを得ない場合もある。かかる場合に対応が可能である。
また、本発明の第2の実施形態に係る半導体装置においては、隣接セルゲート間隔を、相対するセレクトゲートが延在する方向、即ちトランジスタのゲートとして働く方向に対して直交する方向の2辺とも広げることも可能である。微細化が進行し、いずれかの辺だけに十分な合わせのマージンを取ってコンタクトを設けることが困難になった場合、コンタクトを2辺に分散し、セルゲートごとに上部の辺にコンタクトを設定するものと、下部の辺にコンタクトを設定するものとに区分して設定することで対応が可能である。また、微細化が進みセルゲートの抵抗が問題になった場合には、一つのセルゲートに対し上下の2辺にコンタクトを取り、動作速度の向上を図ることも可能である。
図18は、本発明の第2の実施形態に係る半導体装置の、メモリセルブロック内の第3のセルゲート配置の平面図である。2個(1対)のセレクトゲート21間に、複数の概略U字型の開ループ形状のセルゲート22が、開ループ形状の開口部が同一方向を向くように配置される。隣接するメモリセルブロック1(28)及びメモリセルブロック2(28)間において、前記複数のセルゲート22は前記開口部が対向して配置される。前記セルゲート22の隣接セルゲート間隔は、相対するセレクトゲート21間に直交する方向に平行な2辺が、相対するセレクトゲート21間に平行する方向の辺に比して広く設定されている。そして、前記2辺における隣接セルゲート間隔S2、S3は実質的に同一の間隔で設定されている。従って、コンタクトを前記2辺のいずれに設けても余裕を持って合わせマージンを設定できる。
図16乃至図18で示したとおり、本発明の第2の実施形態に係る半導体装置においては、隣接セルゲート間隔が広くなる辺を、相対するセレクトゲート間に直交する方向に平行な2辺のいずれに設定してもよく、また2辺とも広く設定することも可能である。かかる配置とした場合のコンタクトの設定例が、図22乃至図24である。図22は、図18に示したセルゲート配置の場合のコンタクト設定例を示す平面図である。図23は、図22に示したコンタクト設定の上部拡大平面図である。図24は、図18に示したセルゲート設定の場合における第2のコンタクトの設定例を示す平面図である。なお、図22乃至図24においては、コンタクトについてわかり易く説明するために、一部セレクトゲートを省略して図示している。
図22に示すように、本発明の第2の実施形態に係る半導体装置は、相対するセレクトゲート21間に直交する方向に平行な2辺が、相対するセレクトゲート21間に平行する方向の辺に比して隣接セルゲート間隔が広く設定されている。かかるセルゲート22を有するメモリセルブロックに対して、上層乃至下層の配線とコンタクト23を設ける場合、図22に示すような設定となる。この場合のコンタクト23は、図23に示すように、コンタクト23が設けられるセルゲート22の辺の隣接セルゲート間隔が広く設定されているため、合わせマージンを十分に取ってコンタクト23を設けることができる。
図23において示すように、一つ一つの配線26とセルゲート22とのコンタクト23は、微細化によって配線が細くなり、また、これに合わせてセルゲート22のライン幅が狭くなった場合、狭小な位置にコンタクトを設ける必要がある。一般に、配線26とセルゲート22を電気的に接続するコンタクト23を、狭小な位置に高精度で接続することは非常に高度な技術を要するため、通常一定の合わせマージンを設定する。しかし、例えば図23において、セルゲート22の、相対するセレクトゲート間に平行する方向の辺にコンタクト23を設ける場合、この辺においては隣接セルゲート間隔が狭いため、ピンポイントでコンタクト23を取ることが必要になり、大容量化に伴いセルゲート22の本数が増加した場合やサイズダウンの要求が進んだ場合には、十分な合わせマージンが取れない可能性がある。本発明の第2の実施形態に係る半導体装置においては、隣接セルゲート間隔を広く設定した辺でコンタクト23を取ることができるため、十分な合わせマージンを取ることができ、コンタクト23の若干のずれ等を吸収することができる。
また、本発明の第2の実施形態に係る半導体装置においては、更なる微細化が進行した場合であっても対応が可能である。図24は、図18に示したセルゲート配置の場合における第2のコンタクトの設定例を示す平面図である。図24において、配線26は、セルゲート22と1対1でコンタクト23によって接続されるが、コンタクト23の位置は、セルゲート22ごとに相対するセレクトゲート間に直交する方向に平行な2辺の上部の辺と下部の辺に交互に配置される。前記2辺は隣接セルゲート間隔が広く設定されているが、コンタクト23を前記2辺のうちの1辺のみに設定する場合、微細化が進行し一方でコンタクト23の接続精度の向上が追いつかない場合には、配線26の間隔も狭くなることからコンタクト23を設けることが困難になることが予想される。しかし、コンタクト23を上下2辺に分散して配置すれば、配線26の間隔が狭くなっても隣接セルゲート間隔が広いことで吸収することができる。従って、本発明の第2の実施形態に係る半導体装置においては、十分な合わせマージンを持ってコンタクトを設けることができる。
本発明の第2の実施形態に係る半導体装置は、図16においては図示を省略しているが、複数のセルゲート22は複数の辺を有し、且つ、前記複数の辺の2辺以上から形成される角を有し、外周側から内周側に向かってn番目のセルゲートと(n+1)番目(nは奇数)のセルゲートが形成する間隔が、所定の位置から前記角に向かって徐々に内周側に広くなるように設定されている。これは本発明の一実施形態と同様である。かかる設定とすることで、細りや切れが起きやすいゲート角部について、側壁マスクトランスファー技術を用いて細りや切れを生じないで製造することができる。
本発明の第2の実施形態に係る半導体装置は、上述したように、隣接する2個のメモリセルブロック間において、開ループ形状の開口部が対向するように概略U字型の開ループ形状のセルゲートが配置されるが、かかるセルゲート及びセレクトゲートは、一連の工程で製造される。
具体的には、本発明の一実施形態で説明した隣接する2つのメモリセルブロック間で共有される概略矩形の閉ループ形状の複数のセルゲートを形成する製造工程と共通する工程で形成される。即ち、上述した製造工程において概略矩形の閉ループ形状の第3マスクパターンを形成する工程までは同一であるので説明は省略する。
第3マスクパターン32を形成した後、図25左側に示すとおり、全体を覆い、且つ、概略矩形の閉ループ形状の第3マスクパターン32の4辺のうち、相対するセレクトゲート間に直交する方向に平行する2辺の中央部に相当する部分に開口を設けた抜きのレジストパターン17を設ける。前記開口は、概略矩形の閉ループ形状の第3マスクパターン32の、相対するセレクトゲート間に直交する方向に平行する辺の全てのラインについて、前記ラインの概略中央部を完全に露出させるように形成されている。前記レジストパターン17をマスクとして、第3マスクパターン32をエッチングすると、図25右側に示す、最終マスクパターン33が形成される。
最終マスクパターン33は、図25に示すとおり、隣接する2個のメモリセルブロック間を跨いで形成された概略矩形の閉ループ形状のマスクパターンが、相対するセレクトゲート間に平行する方向に中央部で2分割され、隣接する2個のメモリセルブロック間において概略対称の位置に概略U字型の開ループ形状マスクパターンが配置されることになる。続いてこれをマスクにゲート材12をドライエッチングすることにより、前記セルゲート形状を形成する。
上述した工程で形成されるため、本発明の第2の実施形態に係る半導体装置のセルゲートは、各メモリセルブロックが、独自のセルゲートを有することとなり、本発明の一実施形態と異なり、1メモリセルブロック単位で消去が可能となる。
また、本発明の第2の実施形態に係る半導体装置においては、セルゲート22は、当初概略矩形の閉ループ形状に形成され最終的にエッチングにより概略U字型の開ループ形状に形成されるため、レジストパターンの細りや切れが生じることはない。また、本発明の一実施形態と同様に、複数のセルゲート22のライン間の間隔は、外周側から内周側に向かって奇数番目の間隔に関し、概略U字型の開ループ形状のセルゲート22の2つの角に向かって、徐々に広くなるように設定されている。この結果、レジストパターンの細りや切れが生じることが更に抑制され、最終的に形成されるセルゲート22のライン間がショートすることはない。
更に、本発明の第2の実施形態に係る半導体装置のセルゲートは、上述の工程で形成されるため、概略U字型の開ループ形状に形成される複数のセルゲート22は、相対するセレクトゲート21間に直交する方向に平行な辺において隣接セルゲート間隔を広げることができる。従って、十分な合わせマージンを取ってコンタクトを設けることができ、コンタクトの若干のずれ等を吸収することができる。
本発明の第2の実施形態に係る半導体装置は、各メモリセルブロックが概略U字型の開ループ形状の独自のセルゲートを有することを特徴とする。そして、前記概略U字型の開ループ形状のセルゲートは、当初隣接メモリセルブロック間で概略矩形の閉ループ形状で形成され、形成工程でエッチングによって前記概略U字型の開ループ形状に分割される。また、前記概略U字型の開ループ形状のセルゲートは、相対するセレクトゲート間に直交する方向に平行な辺の1辺乃至2辺において隣接セルゲート間隔が広く設定される。しかし、メモリ全体のスペースの関係で、隣接セルゲート間隔を、相対するセレクトゲート間に直交する方向に平行な辺の1辺乃至2辺においてそれほど広く設定できない場合も生じる。本発明の第3の実施形態に係る半導体装置においては、メモリセルブロック内に配置される複数のセルゲートは、概略U字型の開ループ形状を有し、一つのメモリセルブロック内で、前記複数のセルゲートにおける開ループ形状の開口部とは反対側の部分(背部)が互いに対向して反対方向を向くように配置され、隣接する2個のメモリセルブロックにおいて、それぞれのメモリセルブロック内に配置される前記複数のセルゲートのそれぞれの前記開口部が対向して対称的に配置されることを特徴とする。即ち、1個のメモリセルブロック内で、複数のセルゲートが一対のセレクトゲート間において背合わせの状態で配置されることになる。
図19は、本発明の第3の実施形態に係る半導体装置のメモリセルブロック28内のセルゲート22配置の平面図である。隣接する2個のメモリセルブロック1及び2(28)が示されているが、各メモリセルブロック1(28)及びメモリセルブロック2(28)内の複数のセルゲート22は、一つのメモリセルブロック28内において、それらの半数が開ループ形状の開口部とは反対側の部分(背部)で残りの半数と互いに対向するように配置される。即ち、前記開口部が相反する方向(反対方向)を向くように背合わせの状態で複数本ずつ配置される。図19において、メモリセルブロック1(28)内の複数のセルゲート22は、メモリセルブロック1(28)の2個のセレクトゲートSG1、SG2(21)の間に配置される。そして、前記複数のセルゲート22は、図19においては、概略U字型の開ループ形状の開口部がセレクトゲートSG1(21a)の方向を向けて配置されるセルゲート22と、概略U字型の開ループ形状の開口部がセレクトゲートSG2(21b)の方向を向けて配置されるセルゲート22が4本ずつ背合わせで配置される。
かかる配置をされたセルゲート22は、隣接メモリセルブロック28のセルゲート22とは切断されており、従って、メモリセルブロック1(28)及び2(28)は、それぞれ独自のセルゲート22を有することになる。その結果、本発明の第3の実施形態に係る半導体装置においては、第2の実施形態に係る半導体装置と同様に、1メモリセルブロック単位で消去が可能となる。
また、本発明の第3の実施形態に係る半導体装置においては、メモリセルブロック内に配置されるセルゲートが、相対するセレクトゲート間に直交する方向に平行する辺において、隣接セルゲート間隔が広く設定されている。図19においては、相対するセレクトゲート間に直交する方向に平行な2辺の上部の辺において隣接セルゲート間隔が広く設定されている。従って、この辺にコンタクトを設けることによって、十分な合わせマージンを取ってコンタクトを設けることができ、コンタクトの若干のずれ等を吸収することができる。
ここで、図19に示す本発明の第3の実施形態によれば、8本のセルゲート22が4本ずつ概略対称の位置に背合わせで配置されている。従って、隣接セルゲート間隔が広く設定されている相対するセレクトゲート間に直交する方向に平行な2辺の上部の辺においては、4本ずつのセルゲート22間に形成される隣接セルゲート間隔は3つである。一方、図16に示した本発明の第2の実施形態においては、概略U字型の開ループ形状のセルゲート22を一つのメモリセルブロック28内に同一方向に配置するため、8本のセルゲート22を配置する場合には、8本のセルゲート22間に形成される隣接セルゲート間隔は7つとなる。従って、配置するセルゲート22の本数が増加すれば、増加にあわせて隣接セルゲート間隔数も増加することになり、スペース的に配置が困難となることも生じる。本発明の第3の実施形態においては、セルゲート22を一つのメモリセルブロック内に概略対称の位置に、開ループ形状の開口部を反対方向に向けて背合わせで配置するため、隣接セルゲート間隔は、本発明の第2の実施形態の約半分で済むことになる。従って、スペース的に設定が厳しい場合に有利となる。
図19で示した例は、隣接セルゲート間隔を広く設定する辺を、相対するセレクトゲート間に直交する方向に平行な2辺のうち上部の辺に設定しているが、これに限定されるわけではない。図20及び図21は本発明の第3の実施形態に係る半導体装置のメモリセルブロック内の他のセルゲート配置の平面図である。図20に示すように、前記隣接セルゲート間隔が広くなる辺を、相対するセレクトゲート間に直交する方向に平行な2辺のうち下部の辺に設定してもよい。また図21に示すように、相対するセレクトゲート間に直交する方向に平行な2辺とも広く設定してもよい。設計スペースに合わせて自由に設定できる。
また、本発明の第3の実施形態においては、概略U字型の開ループ形状に形成される複数のセルゲートは複数の辺を有し、且つ、前記複数の辺の2辺以上からから形成される角を有し、外周側から内周側に向かってn番目のセルゲートと(n+1)番目(nは奇数)のセルゲートが形成する間隔が、所定の位置から前記角に向かって徐々に内周側に広くなるように設定される。この点は上述した本発明の一実施形態及び第2の実施形態と同様である。
本発明の第3の実施形態に係る半導体装置のセルゲートの製造方法は、上述した本発明の第2の実施形態と同様である。即ち、上述した本発明の第2の実施形態に係る半導体装置のセルゲートの製造方法において、隣接(相対)する2個のセレクトゲートを囲む形で概略矩形の閉ループ形状の第3マスクパターンを形成し、所定の開口を有するレジストパターンを用いて概略U字型の開ループ形状の最終マスクパターンを形成し、これをマスクにポリシリコン等のゲート材をエッチングして形成する。同じ製造工程で形成されるが、セルゲートの配置が異なるのは概略矩形の閉ループ形状の第3マスクパターンの形成位置が異なるからである。これを図26、図27にて説明する。
本発明の第2の実施形態と第3の実施形態の相違点は、以下のとおりである。例えば隣接するメモリセルブロックa、b、c及びd(各28)でセルゲートを構成する場合、本発明の第2の実施形態においては、メモリセルブロックaとb(各28)、及びメモリセルブロックcとd(各28)でそれぞれ概略矩形の閉ループ形状の第3マスクパターンを形成して、これを開口を有するレジストパターンで分割して最終マスクパターンを形成して、前記最終マスクパターンをマスクにしてゲート材をエッチングして形成する(図26)。従って、形成されたセルゲート22は、メモリセルブロックaとb(各28)において概略対称となり、また、メモリセルブロックcとd(各28)において概略対称となる。一方、本発明の第3の実施形態においては、前記隣接する4つのメモリセルブロック28を例に取ると、メモリセルブロックaとb(各28)、メモリセルブロックbとc(各28)、メモリセルブロックcとd(各28)を、それぞれ跨いで概略矩形の閉ループ形状の第3マスクパターンを形成して上述の工程で最終的なセルゲートを形成する(図27)。従って形成されたセルゲート22はメモリセルブロックa、b、c及びd(各28)のそれぞれのメモリセルブロックにおいて、それぞれのメモリセルブロック28のセレクトゲート間で概略対称となる。但し、本発明の第3の実施形態においては、上述の図27に示したメモリセルブロックb(28)を例に取ると、隣接する一方のメモリセルブロックa(28)との間で閉ループ形状のマスクパターンを共有していたセルゲートの本数と、隣接する他方のメモリセルブロックc(28)との間で閉ループ形状のマスクパターンを共有していたセルゲートの本数を互いに異なる本数とすることも可能である。この場合、複数のセルゲート28は隣接(相対)するセレクトゲート21を挟んで概略対称に形成されるが、メモリセルブロック内の2個(1対)のセレクトゲート間では概略対称とはならない。
図27に示した本発明の第3の実施形態に係る半導体装置は、1つのメモリセルブロック28内の複数の概略U字型の開ループ形状のセルゲート22が、開ループ形状の開口部とは反対側の部分(背部)で対向するように背合わせの状態で配置される。従って、一つのメモリセルブロック28内で複数の概略U字型の開ループ形状のセルゲート22を前記開口部が同一方向を向くように配置する場合に比して、同一のセルゲート本数配置する場合、相対するセレクトゲート間に直交する方向に平行な2辺を配置するスペースを少なくすることができる。また、前記スペースを同一スペースとした場合には、隣接するセルゲート間の間隔を広く取ることができ、コンタクトを十分な余裕を持って設けることが可能になる。即ち、微細化が進行した場合に十分なセルゲート配置スペースを確保することができる。一方で、図27に示したセルゲート配置では、互いに背合わせの状態で配置された隣接するセルゲート間のスペースを要求される寸法に制御するうえで精度の高い位置合わせが必要となるが、図26に示したセルゲート配置においては、このような高精度の位置合わせを行わなくても、メモリセルブロック内の全てのライン幅及びスペースを設計に合わせて規則的に形成することが容易である利点を有する。
以上の製造工程で製造される本発明の第3の実施形態に係る半導体装置においては、各メモリセルブロックが、独自のセルゲートを有することとなり、本発明の一実施形態と異なり1メモリセルブロック単位で消去が可能となる。また、製造過程でのレジストパターンの細りや切れが生じることが抑制され、ライン間のショートがないセルゲートを提供することができる。
更に、本発明の第3の実施に係る半導体装置においては、概略U字型の開ループ形状に形成される複数のセルゲートについて、相対するセレクトゲート間に直交する方向に平行な辺において隣接セルゲート間隔を広げることができる。従って、十分な合わせマージンを取ってコンタクトを設けることができ、コンタクトの若干のずれ等を吸収することができる。