CN113257821B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置及其制造方法。一种半导体装置包括：层叠结构，其包括多个电介质层和多个导电层，其中，电介质层与导电层交替层叠；凹槽，其通过使导电层凹入到层叠结构的内部而针对每个导电层形成；以及隔离结构，其穿过层叠结构形成，以将层叠结构隔离成第一块和第二块。隔离结构包括第一隔离结构和与第一隔离结构相邻的第二隔离结构，在第一隔离结构和第二隔离结构之间设置有间隙，并且当从上方观察时，彼此面对的第一隔离结构的一端和第二隔离结构的另一端具有涡流形状。

Description

半导体装置及其制造方法
技术领域
各种实施方式总体上涉及一种电子装置，更具体地，涉及一种半导体装置及其制造方法。
背景技术
非易失性存储器装置是即使在电源中断时也能够保持存储在其中的数据的存储器装置。最近，随着其中存储器单元在基板上形成为单层的2D非易失性存储器装置的集成密度的提高达到其极限，已经提出了其中存储器单元垂直层叠在基板上的3D非易失性存储器装置。3D非易失性存储器装置包括通过层叠结构形成的沟道层，其中层间电介质层和栅极交替层叠，并且存储器单元沿沟道层层叠。为了提高具有3D结构的非易失性存储器装置的操作可靠性，开发了各种结构和制造方法。
发明内容
各种实施方式针对一种半导体装置，其能够便利于制造工艺并且具有稳定的结构和增强的特性。
在一个实施方式中，一种半导体装置可以包括：层叠结构，其包括多个电介质层和多个导电层，其中，电介质层与导电层交替层叠；凹槽，其通过使导电层凹入到层叠结构的内部而针对每个导电层形成；以及隔离结构，其穿过层叠结构形成，以将层叠结构隔离成第一块和第二块。隔离结构包括第一隔离结构和与第一隔离结构相邻的第二隔离结构，在第一隔离结构和第二隔离结构之间设置有间隙，并且当从上方观察时，彼此面对的第一隔离结构的一端和第二隔离结构的另一端具有涡流形状。
在一个实施方式中，一种半导体装置可以包括：层叠结构，其形成在基板上并且包括多个层间电介质层和多个栅极导电层，其中，层间电介质层与栅极导电层交替层叠；凹槽，其通过使栅极导电层凹入到层叠结构的内部而针对每个栅极导电层形成；以及隔离结构，其包括穿过层叠结构形成以将层叠结构隔离成第一块和第二块的第一隔离结构，以及与第一隔离结构相邻的第二隔离结构，在第一隔离结构和第二隔离结构之间设置有间隙。第一隔离结构包括沿一个方向延伸的第一狭缝图案和从第一狭缝图案的一端延伸并且当从上方观察时具有涡流形状的第一涡流图案。第二隔离结构包括第二狭缝图案和第二涡流图案，第二狭缝图案沿一个方向延伸并且与第一狭缝图案相邻设置，在第一狭缝图案和第二狭缝图案之间设置有间隙，第二涡流图案从第二狭缝图案的另一端延伸并且当从上方观察时具有涡流形状。
在一个实施方式中，一种制造半导体装置的方法可以包括以下步骤：在基板上形成层叠体，该层叠体包括多个电介质层和与电介质层交替层叠的多个牺牲层；穿过层叠体形成第二隔离结构；穿过层叠体形成开口，该开口与第二隔离结构相邻，其间设置有间隙；通过开口去除层叠体的牺牲层；形成导电层以间隙填充已去除了牺牲层的空间；通过使导电层凹入到层叠体的内部来形成凹槽；以及形成第一隔离结构以间隙填充开口。当从上方观察时，彼此面对的第一隔离结构的一端和第二隔离结构的另一端具有涡流形状。
根据本实施方式，半导体装置及其制造方法可以使用彼此不交叠的第一隔离结构和第二隔离结构将层叠结构隔离为第一块和第二块，从而防止在隔离结构形成工艺期间对位于层叠结构下方的结构的损坏。
此外，当从顶部观察时，彼此面对的第一隔离结构的一端和第二隔离结构的另一端具有涡流形状，并且形成为两个图案接合并旋转的形状。因此，即便在工艺之间发生未对准，也可以防止在位于第一块中的栅极导电层和位于第二块中的栅极导电层之间形成异常导电路径。
此外，由于第二隔离结构的第二涡流图案在第一隔离结构形成工艺期间用作对准键，所以可以提高第一隔离结构形成工艺期间的工艺精度。
附图说明
图1A和图1B是示意性示出根据一个实施方式的半导体装置的框图。
图2是示出根据本实施方式的半导体装置的存储器块的图。
图3是示出根据本实施方式的半导体装置的存储器块的等效电路图。
图4是示出根据本实施方式的半导体装置的平面图。
图5A至图5C是沿图4的线I-I'、线II-II'和线III-III'截取的示出根据本实施方式的半导体装置截面图。
图6A至图6H是沿图4的线II-II'截取的示出根据一个实施方式的制造半导体装置的方法的截面图。
图7是根据本公开的一个实施方式的存储器系统的配置的框图。
图8是根据本公开的一个实施方式的存储器系统的配置的框图。
图9是根据本公开的一个实施方式的计算系统的配置的框图。
图10是根据本公开的一个实施方式的计算系统的框图。
具体实施方式
以下实施方式提供了一种半导体装置及其制造方法，该半导体装置能够便利与制造方法的执行，并且具有特性增强的稳定结构。更具体地，实施方式涉及一种用于隔离基于其中多个层间电介质层和多个栅极导电层交替层叠的层叠结构的3D半导体存储器装置中的存储器块的隔离结构。该隔离结构可以包括第一隔离结构和与第一隔离结构相邻的第二隔离结构，在第一隔离结构和第二隔离结构之间设置有间隙，并且当从顶部观察时，彼此面对的第一隔离结构的一端和第二隔离结构的另一端可以具有涡流形状(vortex shape)。
以下，将参照附图详细描述根据一个实施方式的半导体装置及其制造方法。
图1A和图1B是示意性示出根据一个实施方式的半导体装置的框图。
如图1A和图1B所示，半导体装置可以包括布置在基板SUB上的外围电路PC和单元阵列CA。
基板SUB可以是单晶半导体层。例如，基板SUB可以是块体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板和通过选择性外延生长方法形成的外延膜中的任何一种。
单元阵列CA可以包括多个存储器块。每一个存储器块可以包括多个单元串。每一个单元串可以电联接到位线、源极线、字线和选择线。每一个单元串可以包括串联联接的存储器单元和选择晶体管。每一条选择线可以用作对应选择晶体管的栅极，并且每一条字线可以用作对应存储器单元的栅极。
外围电路PC可以包括电联接到单元阵列CA的N型金属氧化物半导体(NMOS)和P型金属氧化物半导体(PMOS)晶体管、寄存器和电容器。NMOS和PMOS晶体管、寄存器和电容器可以用作构成行解码器、列解码器、页缓冲器和控制电路的元件。
如图1A所示，根据本实施方式的半导体装置可以具有其中单元阵列CA和外围电路PC在基板SUB上彼此相邻布置的结构。
如图1B所示，根据本实施方式的半导体装置也可以具有其中外围电路PC和单元阵列CA顺序地层叠在基板SUB上的结构。在这种情况下，因为外围电路PC与单元阵列CA交叠，所以可以减小由单元阵列CA和外围电路PC占据的基板SUB的面积。
图2是示出根据本实施方式的半导体装置的存储器块的图。
如图2所示，根据本实施方式的半导体装置的单元阵列CA可以包括多个存储器块BLK1至BLKz。多个存储块BLK1至BLKz可以被布置为使得位线BL1至BLm在延伸方向上彼此间隔开。多个存储器块BLK1至BLKz中的每一个可以包括在垂直方向上层叠的多个存储器单元。此时，第一存储器块BLK1至第z存储器块BLKz可以通过将在下面描述的隔离结构(参见图4)彼此间隔开。
第一方向D1可以对应于x轴方向或左右方向(side-to-side direction)，第二方向D2可以对应于与第一方向D1垂直的y轴方向或前后方向，第三方向D3可以对应于与第一方向D1和第二方向D2垂直的z轴方向或竖直方向。
图3是示出根据本实施方式的半导体装置的存储器块的等效电路图。
如图3所示，根据本实施方式的半导体装置的单元阵列可以包括多个存储器块，并且每一个存储器块可以包括多个单元串SR。每一个单元串SR可以包括串联联接的源极选择晶体管SST、多个存储器单元晶体管MC1至MCn和漏极选择晶体管DST。作为参考，图3示出一个单元串SR包括一个源极选择晶体管SST和一个漏极选择晶体管DST的情况，但是源极选择晶体管SST和漏极选择晶体管DST中的每一个可以代表串联联接的多个选择晶体管。此时，串联联接的源极选择晶体管的数量可以等于或大于串联联接的漏极选择晶体管的数量。
单元串SR可以沿第一方向D1和第二方向D2排布成矩阵形状，从而构成阵列。在第二方向D2上位于同一行的单元串可以联接到同一位线。在第一方向D1上位于同一行的单元串SR可以共同联接到栅极线SSL、WL1至WLn和DSL。
构成一个单元串SR的源极选择晶体管SST、多个存储器单元晶体管MC1至MCn和漏极选择晶体管DST可以共享一个沟道层。单元串SR可以设置在位线BL1至BLm和源极线SL之间。栅极线SSL、WL1至WLn和DSL可以层叠在位线BL1至BLm和源极线SL之间，并且栅极线SSL、WL1至WLn和DSL可以彼此电绝缘。
源极选择线SSL可以用作源极选择晶体管SST的栅极，并且字线WL1至WLn可以用作存储器单元晶体管MC1至MCn的栅极。漏极选择线DSL可以用作漏极选择晶体管DST的栅极。字线WL1至WLn可以层叠并且平行排布。源极选择线SSL可以设置在字线WL1至WLn下方，并且漏极选择线DSL可以设置在字线WL1至WLn上方。
位线BL1至BLm可以联接到沿第二方向D2排布的对应单元串SR的各个漏极选择晶体管DST。例如，共同联接到一条漏极选择线DSL的单元串SR可以分别联接到不同的位线BL1至BLm。因此，当选择一条漏极选择线DSL并且选择位线BL1至BLm中的一条时，可以选择多个单元串SR中的任何一个。
源极线SL可以电联接到公共源极线CSL。源极线SL可以将被施加到公共源极线CSL的操作电压传输到单元串SR。可以根据源极选择线SSL的电压电平而选择性地将操作电压传送到单元串SR。
图4是示出根据本实施方式的半导体装置的平面图。图5A至图5C是示出沿图4的线I-I'、线II-II'和线III-III'截取的根据本实施方式的半导体装置的截面图。
如图4所示，半导体装置可以包括具有单元区域130和接触区域140的层叠结构100以及形成在层叠结构100中以将层叠结构100隔离成第一块110和第二块120的隔离结构。第一块110和第二块120中的每一个都可以是存储器块(参见图2)。隔离结构可以包括沿第二方向D2延伸并且彼此相邻布置的第一隔离结构160和第二隔离结构170，在第一隔离结构160和第二隔离结构170之间设置有间隙210。当从顶部观察时，彼此面对的第一隔离结构160的一端和第二隔离结构170的另一端可以具有涡流形状。
第一隔离结构160可以将第一块110和第二块120彼此隔离，并且同时用作公共源极线CSL(参见图3)。第一隔离结构160可以包括线型第一狭缝图案162和第一涡流图案164。第一狭缝图案162可以沿第二方向D2从单元区域130延伸到接触区域140，而第一涡流图案164可以从第一狭缝图案162的一端延伸并且当从顶部观察时具有涡流形状。在第一方向D1上，第一涡流图案164可以位于第一狭缝图案162的两侧，并且具有相对于第一狭缝图案162对称的形状。第一涡流图案164可以比第一狭缝图案162具有更小的临界尺寸(criticaldimension)。
在本实施方式中，例示了第一涡流图案164沿第一方向D1形成在第一狭缝图案162的一端的两侧。然而，第一涡流图案164可以仅形成在第一狭缝图案162的一侧或另一侧。
第二隔离结构170可以用于与第一隔离结构160一起将第一块110和第二块120彼此隔离，并且同时在工艺之间支撑层叠结构100。第二隔离结构170可以形成在接触区域140中，并且包括线型第二狭缝图案172和第二涡流图案174。第二狭缝图案172可以沿第二方向D2延伸，而第二涡流图案174可以从第二狭缝图案172的另一端沿第二方向D2延伸，并且当从顶部观察时具有涡流形状。在第一方向D1上，第二涡流图案174可以位于第一狭缝图案162的两侧，并且具有相对于第一狭缝图案162对称的形状。第二涡流图案174位于第一狭缝图案162两侧的原因是为了防止在形成第一隔离结构160的工艺期间发生工艺失败，并且有效地防止在位于第一块110中的栅极导电层206和位于第二块120中的栅极导电层206之间形成异常导电路径。第二涡流图案174可以与第一涡流图案164相邻设置，且其间具有间隙210，并且第一涡流图案164和第二涡流图案174可以形成为两个图案接合并旋转(engagedand rotated)的形状，如图4所示。第二涡流图案174可以比第二狭缝图案172具有更小的临界尺寸，并且与第一涡流图案164具有相同的临界尺寸。第二涡流图案174可以位于第一涡流图案164的外部以围绕第一涡流图案164，并且具有比第一涡流图案164更长的长度。
彼此相邻的第一隔离结构160和第二隔离结构170之间的间隙210(即，表示第一涡流图案164和第二涡流图案174之间或者第一狭缝图案162和第二狭缝图案172之间的空间的间隙210)可以被形成为具有比至少栅极导电层206的在隔离栅极导电层206的工艺中凹入到层叠结构100的内部的厚度t1(参见图5A至图5C)更小的临界尺寸t2。间隙210可以具有比在形成第一隔离结构160和第二隔离结构170的工艺期间使用的曝光设备的最大分辨率(即，能够由曝光设备实现的最小临界尺寸)更大的临界尺寸。
在本实施方式中，例示了第一涡流图案164和第二涡流图案174沿第一方向D1形成在第一狭缝图案162的一端的任一侧上。然而，第二涡流图案174可以仅形成在第一狭缝图案162的一侧或另一侧。作为参考，当第二涡流图案174在第一方向D1上仅位于第一狭缝图案162的一侧时，第一涡流图案164可以位于第一狭缝图案162的一侧或两侧。
层叠结构100可以包括多个沟道结构192、栅极隔离层190、支撑结构150和第三隔离结构180。多个沟道结构192可以形成在单元区域130中，栅极隔离层190可以沿第二方向D2从单元区域130延伸到接触区域140，支撑结构150可以形成在接触区域140中并且连接到栅极隔离层190以沿第二方向D2延伸，并且第三隔离结构180可以沿第一方向D1与第一隔离结构160和第二隔离结构170间隔开，以将第一块110和第二块120中的每一个和与其相邻的另一个块隔离。
多个沟道结构192可以以之字形形状布置，并且沿第一方向D1相对于栅极隔离层190对称地排布。尽管图中未示出，但是沟道结构192可以包括存储器层和沟道层。栅极隔离层190可以是沿第二方向D2延伸的线型图案，并且具有比沟道结构192的临界尺寸(或直径)和支撑结构150的临界尺寸更小的临界尺寸。形成在接触区域140中的支撑结构150可以用于在工艺之间支撑层叠结构100，并且可以是沿第二方向D2延伸的线型图案。可以与形成第二隔离结构170的工艺同时地形成支撑结构150。第三隔离结构180可以是沿第二方向D2从单元区域130延伸到接触区域140的线型图案，并且不仅将相邻的块彼此隔离，而且还与第一隔离结构160一起用作公共源极线。可以与形成第一隔离结构160的工艺同时地形成第三隔离结构180。
如图4、图5A和图5C所示，根据本实施方式的半导体装置可以包括源极线层202、层叠结构100、一个或更多个栅极隔离层190、第一隔离结构160和第三隔离结构180。源极线层202可以形成在基板200上。层叠结构100可以形成在源极线层202上，并且包括交替层叠的多个层间电介质层204和多个栅极导电层206。一个或更多个栅极隔离层190可以形成在层叠结构100的第一块110和第二块120中的每一个上，并且隔离位于层叠结构100的最上部的一个或更多个栅极导电层206。第一隔离结构160可以穿过层叠结构100形成以使得其底面邻接(abut)源极线，并且可以将第一块110和第二块120彼此隔离。第三隔离结构180可以穿过层叠结构100形成，并且将第一块110和第二块120中的每一个和与其相邻的另一个块隔离。尽管图中未示出，但是可以在基板200和源极线层202之间形成电介质层，以将基板200和源极线层202彼此电隔离。
源极线层202可以包括掺杂有预定杂质的半导体层。例如，源极线层可以是掺杂有N型杂质的半导体层。半导体层可以是硅层。例如，源极线层202可以通过将杂质注入如图1A所示的基板200中来形成，或者通过在基板200上沉积掺杂硅层来形成。作为另一示例，源极线层202可以通过在如图1B所示的形成有外围电路的结构上形成电介质层然后在电介质层上沉积掺杂硅层的工艺来形成。
层叠结构100可以具有其中多个栅极导电层206和多个层间电介质层204交替层叠的结构，并且层间电介质层204可以设置在层叠结构100的最下部和最上部。栅极导电层206可以包括金属层，并且层间电介质层204可以包括氧化物层。位于所述多个栅极导电层206的最下部的一个或更多个栅极导电层206可以用作源极选择线SSL，位于所述多个栅极导电层206的最上部的一个或更多个栅极导电层206可以用作漏极选择线DSL，并且位于源极选择线SSL和漏极选择线DSL之间的其它栅极导电层206可以用作字线WL至WLn。栅极隔离层190可以用于隔离漏极选择线DSL，并且可以包括氧化物层。
第一隔离结构160和第三隔离结构180可以用于隔离层叠结构100中的多个块，并且电联接到源极线层202以用作公共源极线。第一隔离结构160和第三隔离结构180可以通过相同的工艺同时形成。第一隔离结构160可以包括第一开口166、间隔物168、第一导电层和第二导电层。第一开口166可以穿过层叠结构100形成，间隔物168可以形成在第一开口166的侧壁上，第一导电层可以间隙填充(gap-fill)开口166的一部分并且邻接源极线层202，并且第二导电层可以形成在第一导电层上以间隙填充第一开口166的其它部分。第三隔离结构180可以包括第三开口182、间隔物184、第一导电层和第二导电层。第三开口182可以穿过层叠结构100形成，间隔物184可以形成在第三开口182的侧壁上，第一导电层可以间隙填充第三开口182的一部分并且邻接源极线层202，并且第二导电层可以形成在第一导电层上以间隙填充第三开口182的其它部分。因为第一导电层邻接源极线层202，所以第一导电层可以包括掺杂半导体层，以改善源极线层202和第一导电层之间的接触界面特性。第二导电层可以包括金属层，以减小公共源极线的整体电阻。
在层叠结构100中，多个栅极导电层206的面向第一开口166和第三开口182的侧壁的侧壁可以以预定厚度凹入到层叠结构100的内部。也就是说，层叠结构100可以包括形成在第一开口166和第三开口182的侧壁与多个栅极导电层206的侧壁之间的凹槽208。尽管下面有描述，但是凹槽208可以通过隔离栅极导电层206的工艺形成。
形成在第一开口166和第三开口182的侧壁上的间隔物168和184可以用于电绝缘第一导电层和第二导电层、间隙填充第一开口166和第三开口182、形成层叠结构100的栅极导电层206、并且包括电介质层。例如，间隔物168和184中的每一个可以是从由氧化物层、氮化物层和氮氧化物层组成的组中选择的任何一个单层，或者是从该组中选择的两个或更多个层的多层。间隔物168和184的一部分可以分别填充形成在第一开口166和第三开口182的侧壁与多个栅极导电层206的侧壁之间的多个凹槽208。
如图4和图5B所示，根据本实施方式的半导体装置可以包括第二隔离结构170和支撑结构150。第二隔离结构170可以穿过层叠结构100形成，以与第一隔离结构160一起将层叠结构100的第一块110和第二块120彼此隔离，并且与第一隔离结构160相邻设置，其间设置有间隙210。支撑结构150可以位于第二隔离结构170的任一侧，并且穿过层叠结构100形成。
第二隔离结构170和支撑结构150可以在第一隔离结构160和第三隔离结构180之前形成，并且用于在工艺之间支撑层叠结构100。第二隔离结构170和支撑结构150可以通过相同的工艺同时形成。因为第一隔离结构160的第一涡流图案164和第二隔离结构170的第二涡流图案174彼此相邻，且其间设置有间隙210，并且间隙210的临界尺寸t2小于与栅极导电层206相邻地形成的凹槽208的临界尺寸t1，所以栅极导电层206不会留在第一涡流图案164和第二涡流图案174之间。
第二隔离结构170可以包括通过层叠结构100暴露源极线层202的第二开口172以及间隙填充第二开口172的间隙填充电介质层，并且支撑结构150可以包括通过层叠结构100暴露源极线层202的第四开口152以及间隙填充第四开口152的间隙填充电介质层。间隙填充电介质层可以包括氧化物层。
在本实施方式中，已经举例说明了线型支撑结构150形成在接触区域140中。然而，除了线型类型之外，支撑结构150可以具有各种平面形状，例如孔形和T字形形状，并且可以具有其中形状进行混合的结构。
在根据本实施方式的半导体装置中，层叠结构100可以通过第一隔离结构160和第二隔离结构170而被隔离成第一块110和第二块120，当从顶部观察时，第一隔离结构160和第二隔离结构170不彼此交叠，从而可以防止在隔离结构形成工艺期间位于层叠结构100下方的结构(例如，源极线层202)的损坏。
此外，当从顶部观察时，彼此面对的第一隔离结构160的一端和第二隔离结构170的另一端具有涡流形状，并且形成为两个图案接合并旋转的形状。因此，即便在工艺之间发生未对准(misalign)，也可以有效地防止在位于第一块110中的栅极导电层206和位于第二块120中的栅极导电层206之间形成异常导电路径。
为了防止在位于第一块110中的栅极导电层206和位于第二块120中的栅极导电层206之间形成异常导电路径，用于隔离第一块110和第二块120的隔离结构中的第一隔离结构160的一端和第二隔离结构170的另一端可以在平面上以预定的面积彼此交叠。由于这种交叠，蚀刻损坏可能集中在交叠区域。这可能导致对形成在层叠结构100下方的结构(例如，源极线层202和基板200)的损坏。当未对准发生时，第一隔离结构160和第二隔离结构170可能不连续地形成从而引起缺陷。例如，可能在位于第一块110中的栅极导电层206和位于第二块120中的栅极导电层206之间形成异常导电路径。
以下，将参照附图详细描述根据一个实施方式的制造半导体装置的方法。
图6A至图6H是沿图4的线II-II'截取的示出根据一个实施方式的制造半导体装置的方法的截面图。
如图6A所示，源极线层12形成在基板10上。源极线层12可以由掺杂半导体层形成。例如，源极线层12可以由掺杂有N型杂质的硅层形成。
虽然未示出，但是当如图1B所示在源极线层12下方形成诸如外围电路的预定结构时，可以在形成源极线层12之前在基板10上形成电介质层。电介质层可以用于电隔离源极线层12和形成在基板10上的预定结构。
然后，在源极线层12上形成层叠体18，在该层叠体18中多个第一材料层14和第二材料层16顺序地并且交替地层叠。此时，层叠体18可以被形成为使得第一材料层14位于其最下层和最上层。第二材料层16可以是用于形成诸如字线、选择线或焊盘的导电层的牺牲层，并且第一材料层14可以用于将层叠的导电层彼此绝缘。第一材料层14和第二材料层16可以由具有高蚀刻选择性差异的电介质材料形成。例如，第一材料层14可以由氧化物层形成，并且第二材料层16可以由相对于氧化物层具有高蚀刻选择性的氮化物层形成。
如图6B所示，在层叠体18上形成第一掩模图案(未示出)，并且通过使用第一掩模图案作为蚀刻阻挡层来蚀刻层叠体18直到暴露源极线层12而形成第一开口20和第二开口22。第一开口20用于形成支撑结构，并且第二开口22用于形成第二隔离结构(参见图4)。
然后，去除第一掩模图案，并且同时形成用于间隙填充第一开口20的第一间隙填充电介质层24和用于间隙填充第二开口22的第二间隙填充电介质层26。第一间隙填充电介质层24可以用作支撑结构，并且第二间隙填充电介质层26可以用作第二隔离结构(参见图4)。第一间隙填充电介质层24和第二间隙填充电介质层26可以由相对于层叠体18的第二材料层16具有蚀刻选择性的材料形成。例如，当第二材料层16由氮化物形成时，第一间隙填充电介质层24和第二间隙填充电介质层26可以由氧化物形成。第一间隙填充电介质层24和第二间隙填充电介质层26可以通过沉积介电材料以填充第一开口20和第二开口22并且然后执行平坦化工艺直到暴露层叠体18的顶面的一系列工艺形成。
如图6C所示，在层叠体18上形成第二掩模图案(未示出)，并且通过使用第二掩模图案作为蚀刻阻挡层来蚀刻层叠体18直到暴露源极线层12而形成具有不同临界尺寸的第三开口28和第四开口30。第三开口28用于形成第一隔离结构，并且第四开口30用于形成第三隔离结构(参见图4)。
因为当从顶部观察时，第三开口28不与之前形成的第二间隙填充电介质层(第二隔离结构)26交叠，所以在形成第三开口28的工艺期间，可以防止对层叠体18的下部结构(即，源极线层12和基板10)的意外蚀刻损坏。此外，因为之前形成的第二间隙填充电介质层26的一端具有涡流形状，所以第二间隙填充电介质层26可以在形成第二掩模图案的工艺期间用作对准键。通过这种结构，可以更有效地防止由交叠引起的蚀刻损坏，同时提高工艺精度。
然后，去除第二掩模图案。
如图6D所示，通过第三开口28和第四开口30从层叠体18去除第二材料层16。因为层叠体18的第一材料层14、第一间隙填充电介质层24和第二间隙填充电介质层26相对于层叠体18的第二材料层16具有蚀刻选择性，所以可以仅选择性地去除第二材料层16。在去除第二材料层16的工艺期间，穿过层叠体18形成的第一间隙填充电介质层24和第二间隙填充电介质层26可以支撑层叠体18，从而防止层叠体18的形状变形。
如图6E所示，通过利用导电材料间隙填充层叠结构的已去除了第二材料层16的空间来形成多个栅极导电层32。用于形成栅极导电层32的导电材料可以是金属材料。
因此，可以形成层叠结构18A，其中多个栅极导电层32和用作层间电介质层的多个第一材料层14交替层叠。
虽然图中未示出，但在形成栅极导电层32的沉积工艺期间，导电材料也可以沉积在第三开口28和第四开口30的侧壁上。因此，层间的栅极导电层32可以彼此连接。
如图6F所示，通过去除留在第三开口28和第四开口30的侧壁上的导电材料来执行栅极导电层隔离工艺，以防止层间的栅极导电层32彼此连接。作为栅极导电层隔离工艺，可以执行全面蚀刻工艺(blanket etch)，例如回蚀工艺(etchback process)。
在隔离栅极导电层32的工艺期间，栅极导电层32可以以预定厚度凹入到层叠结构18A的内部。因此，可以在第三开口28和第四开口30的侧壁与栅极导电层32的侧壁之间形成凹槽31。此时，凹槽31可以具有这样的临界尺寸：在该临界尺寸，可以全部去除在之前形成的第二间隙填充电介质层(第二隔离结构，参见图4)26的侧壁上留下的栅极导电层32。也就是说，凹槽31可以具有比第二开口22和第三开口28之间的间隙(参见图4)更大的临界尺寸。
如图6G所示，在第三开口28和第四开口30的侧壁上分别形成第一间隔物34和第二间隔物36。此时，第一间隔物34和第二间隔物36可以被形成为使得其一部分间隙填充在第三开口28和第四开口30的侧壁与栅极导电层32的侧壁之间形成的凹槽31。第一间隔物34和第二间隔物36可以由选自氧化物层、氮化物层和氧氮化物层组成的组中的任意一层或者选自该组的两个或更多个层的多层形成。考虑到其临界尺寸，第一间隔物34和第二间隔物36可以同时形成或分开形成。
如图6H所示，同时形成用于间隙填充第三开口28的第一间隙填充导电层38和用于间隙填充第四开口30的第二间隙填充导电层40。第一间隙填充导电层38可以用作第一隔离结构，并且第二间隙填充导电层40可以用作第三隔离结构(参见图4)。第一间隙填充导电层38和第二间隙填充导电层40可以由金属层或掺杂有杂质的半导体层或掺杂半导体层和金属层的叠层形成。第一间隙填充导电层38和第二间隙填充导电层40可以通过沉积导电材料以填充第三开口28和第四开口30并且然后执行平坦化工艺直到暴露层叠结构18A的顶面的一系列工艺形成。
可以通过上述工艺来制造根据本实施方式的半导体装置，并且可以通过公知技术来执行未描述的工艺。
图7是根据本公开的一个实施方式的存储器系统1000的配置的框图。
如图7所示，存储器系统1000可以包括存储器装置1200和控制器1100。
存储器装置1200可以用于存储各种数据类型，例如文本、图形和软件代码。存储器装置1200可以是非易失性存储器。存储器装置1200可以是上面参照图4至图5A描述的半导体装置。此外，存储器装置1200可以包括：层叠结构，其包括多个电介质层和多个导电层，其中电介质层与导电层交替层叠；凹槽，其通过使导电层凹入到层叠结构的内部而针对每个导电层形成；以及隔离结构，其穿过层叠结构而形成，以将层叠结构隔离成第一块和第二块。隔离结构包括第一隔离结构和与第一隔离结构相邻的第二隔离结构，在第一隔离结构和第二隔离结构之间设置有间隙，并且当从上方观察时，彼此面对的第一隔离结构的一端和第二隔离结构的另一端具有涡流形状。因为存储器装置1200以上述方式形成和制造，所以将省略其详细描述。
控制器1100可以联接到主机和存储器装置1200，并且可以响应于来自主机的请求来访问存储器装置1200。例如，控制器1100可以控制存储器装置1200的读取操作、写入操作、擦除操作和后台操作。
控制器1100可以包括随机存取存储器(RAM)1110、中央处理器(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储器接口1150。
RAM 1110可以用作CPU 1120的工作存储器、存储器装置1200和主机之间的高速缓存存储器以及存储器装置1200和主机之间的缓冲存储器。RAM 1110可以由静态随机存取存储器(SRAM)或只读存储器(ROM)代替。
主机接口1130可以与主机进行接口连接。例如，控制器1100可以通过各种接口协议中的一种与主机通信，所述各种接口协议包括通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子装置(IDE)协议和私有协议。
ECC电路1140可以通过使用纠错码(ECC)来检测和纠正从存储器装置1200读取的数据中包括的错误。
存储器接口1150可以与存储器装置1200进行接口连接。例如，存储器接口1150可以包括NAND接口或NOR接口。
例如，控制器1100还可以包括被配置为临时存储数据的缓冲存储器(未示出)。缓冲存储器可以临时存储通过主机接口1130从外部传送的数据，或者临时存储通过存储器接口1150从存储器装置1200传送的数据。此外，控制器1100还可以包括存储代码数据以与主机进行接口连接的ROM。
如上所述，因为根据本公开的一个实施方式的存储器系统1000能够被制造并且包括具有稳定结构和改善的特性的存储器装置1200，所以存储器系统1000的特性也可以得到改善。
图8是根据本公开的一个实施方式的存储器系统1000’的配置的框图。在下文中，省略了对与之前描述的实施方式的共同内容的描述。
如图8所示，存储器系统1000’可以包括存储器装置1200’和控制器1100。此外，控制器1100可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储器接口1150。
存储器装置1200’可以是非易失性存储器装置。存储器装置1200’可以是上面参照图4至图5A描述的半导体装置。此外，存储器装置1200’可以包括：层叠结构，其包括多个电介质层和多个导电层，其中电介质层与导电层交替层叠；凹槽，其通过使导电层凹入到层叠结构的内部而针对每个导电层形成；以及隔离结构，其穿过层叠结构形成，以将层叠结构隔离成第一块和第二块。隔离结构包括第一隔离结构和与第一隔离结构相邻的第二隔离结构，在第一隔离结构和第二隔离结构之间设置有间隙，并且当从上方观察时，彼此面对的第一隔离结构的一端和第二隔离结构的另一端具有涡流形状。因为存储器装置1200’以上面描述了的方式形成和制造，所以将省略其详细描述。
此外，存储器装置1200’可以是由多个存储器芯片组成的多芯片封装。多个存储器芯片可以划分成多个组。多个组可以通过第一信道CH1至第k信道CHk与控制器1100通信。此外，被包括在单个组中的存储器芯片可以适于通过公共信道与控制器1100通信。可以修改存储器系统1000’，使得单个存储器芯片可以联接到单个信道。
如上所述，因为根据本公开的一个实施方式的存储器系统1000’能够被制造并且包括具有稳定结构和改善的特性的存储器装置1200’，所以存储器系统1000’的特性也可以得到改善。此外，通过使用多芯片封装形成存储器装置1200’，可以进一步增加存储系统1000’的数据存储容量。
图9是根据本公开的一个实施方式的计算系统2000的配置的框图。在下文中，省略了对与之前描述的实施方式的共同内容的描述。
如图9所示，计算系统2000可以包括存储器装置2100、CPU 2200、随机存取存储器(RAM)2300、用户接口2400、电源2500和系统总线2600。
存储器装置2100可以存储通过用户接口2400输入的数据和由CPU 2200处理的数据。此外，存储器装置2100可以电联接到CPU 2200、RAM 2300、用户接口2400和电源2500。例如，存储器装置2100可以通过控制器(未示出)联接到系统总线2600，或者直接联接到系统总线2600。当存储器装置2100直接联接到系统总线2600时，控制器的功能可以由CPU 2200和RAM 2300来执行。
存储器装置2100可以是非易失性存储器。此外，存储器装置2100可以是上面参照图4至图5A描述的半导体存储器装置。存储器装置2100可以包括：层叠结构，其包括多个电介质层和多个导电层，其中电介质层与导电层交替层叠；凹槽，其通过使导电层凹入到层叠结构的内部而针对每个导电层形成；以及隔离结构，其穿过层叠结构形成，以将层叠结构隔离成第一块和第二块。隔离结构包括第一隔离结构和与第一隔离结构相邻的第二隔离结构，在第一隔离结构和第二隔离结构之间设置有间隙，并且当从上方观察时，彼此面对的第一隔离结构的一端和第二隔离结构的另一端具有涡流形状。因为存储器装置2100以上面描述了的方式形成和制造，所以将省略其详细描述。
此外，如上参照图8所述，存储器装置2100可以是由多个存储器芯片组成的多芯片封装。
具有上述配置的计算系统2000可以是电子装置的各种组件中的一种，所述电子装置例如为计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、三维(3D)电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、用于在无线环境中发送/接收信息的装置、用于家庭网络的各种电子装置中的一种、用于计算机网络的各种电子装置中的一种、用于远程信息处理网络的各种电子装置中的一种、RFID装置和/或用于计算系统的各种装置中的一种等。
如上所述，因为根据本公开的一个实施方式的计算系统2000能够被制造并且包括具有稳定结构和改善的特性的存储器装置2100，所以计算系统2000的特性也可以得到改善。
图10是根据本公开的一个实施方式的计算系统3000的框图。
如图10所示，计算系统3000可以包括软件层，该软件层具有操作系统3100、应用3200、文件系统3300和转换层3400。此外，计算系统3000可以包括硬件层，例如存储器系统3500。
操作系统3100管理计算系统3000的软件和硬件资源。操作系统3100可以控制中央处理单元的程序执行。应用3200可以包括由计算系统3000执行的各种应用程序。应用3200可以是由操作系统3100执行的实用程序。
文件系统3300可以指被配置为管理计算系统3000中存在的数据和文件的逻辑结构。文件系统3300可以根据规则来组织待存储在存储器装置3500中的文件或数据。可以根据计算系统3000中使用的操作系统3100来确定文件系统3300。例如，当操作系统3100是基于Microsoft Windows的系统时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。此外，当操作系统3100是基于Unix/Linux的系统时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。
图10以分开的方框示出了操作系统3100、应用3200和文件系统3300。然而，应用3200和文件系统3300可以被包括在操作系统3100中。
转换层3400可以响应于来自文件系统3300的请求，将地址转换为适合于存储器装置3500。例如，转换层3400可以将由文件系统3300生成的逻辑地址转换成存储器装置3500的物理地址。逻辑地址和物理地址的映射信息可以存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)或通用闪存存储链路层(ULL)等。
存储器装置3500可以是非易失性存储器装置。存储器装置3500可以是上面参照图4至图5A描述的半导体存储器装置。此外，存储器装置3500可以包括：层叠结构，其包括多个电介质层和多个导电层，其中电介质层与导电层交替层叠；凹槽，其通过使导电层凹入到层叠结构的内部而针对每个导电层形成；以及隔离结构，其穿过层叠结构形成，以将层叠结构隔离成第一块和第二块。隔离结构包括第一隔离结构和与第一隔离结构相邻的第二隔离结构，在第一隔离结构和第二隔离结构之间设置有间隙，并且当从上方观察时，彼此面对的第一隔离结构的一端和第二隔离结构的另一端具有涡流形状。因为存储器装置3500以上述方式形成和制造，所以将省略其详细描述。
具有上述配置的计算系统3000可以被划分为在上层区域中操作的操作系统层和在下层区域中操作的控制器层。操作系统3100、应用3200和文件系统3300可以被包括在操作系统层中，并且由工作存储器驱动。此外，转换层3400可以被包括在操作系统层或控制器层中。
如上所述，因为根据本教导的一个实施方式的计算系统3000能够被制造成包括具有稳定结构和改善的特性的存储器装置3500，所以计算系统3000的特性也可以得到改善。
如上所述，根据本实施方式的制造半导体装置的方法可以使用彼此不交叠的第一间隙填充导电层(第一隔离结构)38和第二间隙填充电介质层(第二隔离结构)26将层叠结构隔离成第一块和第二块，从而防止在隔离结构形成工艺期间对位于层叠结构下方的结构的损坏。
此外，当从顶部观察时，彼此面对的第一隔离结构的一端和第二隔离结构的另一端具有涡流形状，并且形成为两个图案接合并旋转的形状。因此，即便在工艺之间发生未对准，也可以防止在位于第一块中的栅极导电层和位于第二块中的栅极导电层32之间形成异常导电路径。
此外，由于第二隔离结构的第二涡流图案在第一隔离结构形成工艺期间用作对准键，所以可以提高在第一隔离结构形成工艺期间的工艺精度。
虽然上面已经描述了各种实施方式，但是本领域技术人员应理解，所描述的实施方式仅作为示例。因此，本文描述的数据存储装置的操作方法不应基于所描述的实施方式而受到限制。
相关申请的交叉引用
本申请要求2020年2月10日在韩国知识产权局提交的韩国专利申请No.10-2020-0015884的优先权，其通过引用整体并入本文。

Claims (21)

1.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构包括多个电介质层和多个导电层，其中，所述电介质层与所述导电层交替层叠；
凹槽，所述凹槽通过使所述导电层凹入到所述层叠结构的内部而针对每个导电层形成；以及
隔离结构，所述隔离结构穿过所述层叠结构形成，以将所述层叠结构隔离成第一块和第二块，
其中，所述隔离结构包括第一隔离结构和与所述第一隔离结构相邻的第二隔离结构，在所述第一隔离结构和所述第二隔离结构之间设置有间隙，并且当从上方观察时，彼此面对的所述第一隔离结构的一端和所述第二隔离结构的另一端具有涡流形状。
2.根据权利要求1所述的半导体装置，其中，所述间隙具有比所述凹槽更小的临界尺寸。
3.根据权利要求1所述的半导体装置，其中，所述凹槽位于所述第一隔离结构的侧壁和所述导电层的侧壁之间。
4.根据权利要求1所述的半导体装置，其中，当从上方观察时，彼此面对的所述第一隔离结构的所述一端和所述第二隔离结构的所述另一端具有涡流形状，并且形成为两个图案接合并旋转的形状。
5.根据权利要求1所述的半导体装置，其中，所述第一隔离结构包括：
第一开口，所述第一开口穿过所述层叠结构形成；
间隔物，所述间隔物形成在所述第一开口的侧壁上，使得所述间隔物的一部分间隙填充所述凹槽；以及
导电层，所述导电层间隙填充所述第一开口，
其中，所述第二隔离结构包括：
第二开口，所述第二开口穿过所述层叠结构形成；以及
电介质层，所述电介质层间隙填充所述第二开口并且邻接所述层叠结构的所述导电层。
6.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构形成在基板上并且包括多个层间电介质层和多个栅极导电层，其中，所述层间电介质层与所述栅极导电层交替层叠；
凹槽，所述凹槽通过使所述栅极导电层凹入到所述层叠结构的内部而针对每个栅极导电层形成；以及
隔离结构，所述隔离结构包括穿过所述层叠结构形成以将所述层叠结构隔离成第一块和第二块的第一隔离结构以及与所述第一隔离结构相邻的第二隔离结构，在所述第一隔离结构和所述第二隔离结构之间设置有间隙，
其中，所述第一隔离结构包括第一狭缝图案和第一涡流图案，所述第一狭缝图案沿一个方向延伸，所述第一涡流图案从所述第一狭缝图案的一端延伸并且当从上方观察时具有涡流形状，
其中，所述第二隔离结构包括第二狭缝图案和第二涡流图案，所述第二狭缝图案沿一个方向延伸并且与所述第一狭缝图案相邻设置，在所述第一狭缝图案和所述第二狭缝图案之间设置有所述间隙，所述第二涡流图案从所述第二狭缝图案的另一端延伸并且当从上方观察时具有涡流形状。
7.根据权利要求6所述的半导体装置，该半导体装置还包括位于所述基板和所述层叠结构之间的导线层，
其中，所述第一隔离结构电联接到所述导线层。
8.根据权利要求7所述的半导体装置，该半导体装置还包括：
第三隔离结构，所述第三隔离结构穿过所述层叠结构形成以将所述第一块和所述第二块中的每一个与另一个块隔离，并且电联接到所述导线层；以及
支撑结构，所述支撑结构穿过所述层叠结构形成，并且形成在所述第一块和所述第二块中的每一个中。
9.根据权利要求6所述的半导体装置，其中，所述间隙具有比所述凹槽更小的临界尺寸。
10.根据权利要求6所述的半导体装置，其中，所述凹槽位于所述第一隔离结构的侧壁和所述栅极导电层的侧壁之间。
11.根据权利要求6所述的半导体装置，其中，所述第一涡流图案和所述第二涡流图案位于所述第一狭缝图案的一侧或另一侧，或者位于所述第一狭缝图案的任一侧从而相对于所述第一狭缝图案对称。
12.根据权利要求6所述的半导体装置，其中，所述第一涡流图案与所述第二涡流图案相邻，在所述第一涡流图案和所述第二涡流图案之间设置有所述间隙，并且所述第一涡流图案和所述第二涡流图案形成为两个图案接合并旋转的形状。
13.根据权利要求6所述的半导体装置，其中，所述第二涡流图案位于所述第一涡流图案的外部并且具有围绕所述第一涡流图案的形状，并且所述第一涡流图案具有比所述第二涡流图案更短的长度。
14.根据权利要求6所述的半导体装置，其中，所述第一隔离结构包括：
第一开口，所述第一开口穿过所述层叠结构形成；
间隔物，所述间隔物形成在所述第一开口的侧壁上，使得所述间隔物的一部分间隙填充所述凹槽；以及
导电层，所述导电层被配置为间隙填充所述第一开口，
其中，所述第二隔离结构包括：
第二开口，所述第二开口穿过所述层叠结构形成；以及
电介质层，所述电介质层被配置为间隙填充所述第二开口并且邻接所述栅极导电层。
15.一种制造半导体装置的方法，该方法包括以下步骤：
在基板上形成层叠体，所述层叠体包括多个电介质层和与所述电介质层交替层叠的多个牺牲层；
穿过所述层叠体形成第二隔离结构；
穿过所述层叠体形成开口，所述开口与所述第二隔离结构相邻，在所述开口和所述第二隔离结构之间设置有间隙；
通过所述开口去除所述层叠体的所述牺牲层；
形成导电层以间隙填充已去除了所述牺牲层的空间；
通过使所述导电层凹入到所述层叠体的内部来形成凹槽；以及
形成第一隔离结构以间隙填充所述开口，
其中，当从上方观察时，彼此面对的所述第一隔离结构的一端和所述第二隔离结构的另一端具有涡流形状。
16.根据权利要求15所述的方法，该方法还包括以下步骤：在形成所述第一隔离结构以间隙填充所述开口之前，在所述开口的侧壁上形成间隔物，使得所述间隔物的一部分间隙填充所述凹槽。
17.根据权利要求15所述的方法，其中，所述间隙具有比所述凹槽更小的临界尺寸。
18.根据权利要求15所述的方法，其中，当从上方观察时，彼此面对的所述第一隔离结构的所述一端和所述第二隔离结构的所述另一端具有涡流形状，并且形成为两个图案接合并旋转的形状。
19.根据权利要求15所述的方法，其中，所述第一隔离结构包括第一狭缝图案和第一涡流图案，所述第一狭缝图案沿一个方向延伸，所述第一涡流图案从所述第一狭缝图案的一端延伸并且当从上方观察时具有涡流形状，
其中，所述第二隔离结构包括第二狭缝图案和第二涡流图案，所述第二狭缝图案沿一个方向延伸并且与所述第一狭缝图案相邻设置，在所述第一狭缝图案和所述第二狭缝图案之间设置有所述间隙，所述第二涡流图案从所述第二狭缝图案的另一端延伸并且当从上方观察时具有涡流形状。
20.根据权利要求19所述的方法，其中，所述第一涡流图案和所述第二涡流图案位于所述第一狭缝图案的一侧或另一侧，或者位于所述第一狭缝图案的任一侧从而相对于所述第一狭缝图案对称。
21.根据权利要求19所述的方法，其中，所述第二涡流图案位于所述第一涡流图案的外部并且具有围绕所述第一涡流图案的形状，并且所述第一涡流图案具有比所述第二涡流图案更小的长度。
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